TW202416538A - 積體晶片及其形成方法 - Google Patents

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Abstract

本揭露涉及積體晶片。積體晶片包括具有一個或多個內部表面的基底，一個或多個內部表面在基底的上表面內形成凹陷。源極/汲極區設置在基底中，在凹陷的相對側上。第一閘極介電質沿一個或多個內部表面形成的凹陷配置，第二閘極介電質配置在第一閘極介電質之上和凹陷之內。閘極設置在第二閘極介電質上。第二閘極介電質包括一個或多個從第二閘極介電質的凹陷上表面向外延伸並沿第二閘極介電質的相對側配置的凸起。

Description

用於高電壓裝置的複合閘極介電質
現代積體晶片包括在半導體基底（例如矽）上形成的數百萬或數十億個電晶體裝置。積體晶片（IC）可能會使用許多不同類型的電晶體裝置，具體取決於IC的應用。近年來，蜂窩和射頻（radio frequency, RF）裝置市場的不斷增長，導致高電壓電晶體裝置的使用顯著增加。舉例來說，高電壓電晶體裝置由於能夠處理高崩潰電壓（例如，大於約50V）和高頻，因此經常用於RF傳輸/接收鏈的功率放大器。
以下揭露內容提供用於實現所提供的主題的諸多不同的實施例或示例的不同特徵。下文闡述組件及排列的特定示例以簡化本揭露。當然，這些僅是示例，而非為了限制。舉例來說，在第二特徵之上或上方的第一特徵的形成可以包括第一和第二特徵形成為直接接觸的實施例，也可以包括在第一和第二特徵之間可以形成另外的特徵，以使第一和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各個實例中重複使用元件符號和/或字母。重複的目的是為了簡單明了，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，在本文中可以使用諸如「在……之下（beneath）」、「在……下方（below）」、「下部（lower）」、「在……上方（above）」、「上部（upper）」之類的空間相對術語，以便於描述如圖所示一個元素或特徵與另一元素或特徵的關係。除了在圖中所描述的方位以外，空間相對術語還旨在囊括裝置在使用或操作中的不同定向。設備可以以其他方式定向（旋轉90度或以其他定向），並且本文中使用的空間相對描述語可以同樣地被相應地解釋。
積體晶片通常包括電晶體，它們被設計為在多個不同的電壓下運行。舉例來說，積體晶片可以包括被設計成在高崩潰電壓下操作的高電壓電晶體以及被設計成在低崩潰電壓下操作的低電壓電晶體。電晶體的崩潰電壓是一種電壓，在所述電壓下顯著的電流（例如，大於或等於大約250微安培）開始在源極區和汲極區之間流動。
當平面高電壓（HV）電晶體裝置整合到與低電壓（LV）鰭形場效電晶體（FinFET）裝置相同的積體晶片上時，由於平面高電壓電晶體裝置和低電壓鰭形場效電晶體裝置之間的拓撲（topology）差異，可能會出現處理問題。舉例來說，平面高電壓電晶體裝置可具有相對厚的閘極介電質，其在基底上方延伸到相對大的距離。相對較厚的閘極介電質可能會對用於形成低電壓鰭形場效電晶體裝置的平坦化製程產生負面影響和/或可能會由於閘極上的層間介電質較薄而對閘極至金屬內連線電介質崩潰電壓產生負面影響。為避免此類問題，平面高電壓裝置的閘極介電質可形成在基底中的凹陷內。
使用熱氧化製程形成閘極氧化物，因為熱氧化製程提供了在製造過程中容易控制的高質量閘極氧化物（例如，具有高閘極氧化物完整性(GOI)的閘極氧化物）。然而，已經意識到當閘極氧化物在基底中的凹陷內形成時，凹陷角落上的氧化生長將較少，因為沒有足夠的來自基底的矽原子可與氧化環境相互作用。所得閘極介電質具有鳥嘴輪廓，導致閘極氧化物的周圍區內的閘極氧化物變薄。閘極氧化物變薄會導致高電壓電晶體裝置出現崩潰電壓低於預期和/或可靠性問題。
本揭露涉及具有包括複合閘極介電質的電晶體裝置的積體晶片，複合閘極介電質包括被配置為減少複合閘極介電質的變薄的一個或多個凸起。在一些實施例中，積體晶片包括具有形成凹陷的一個或多個內部表面的基底。源極/汲極區設置在基底中，在凹陷的相對側上。複合閘極介電質配置在凹陷內。複合閘極介電質包括沿著基底的一個或多個內部表面配置的第一閘極介電質，以及配置在第一閘極介電質上和凹陷內的第二閘極介電質。閘極設置在複合閘極介電質上。第二閘極介電質包括從第二閘極介電質的上表面向外延伸並配置在第二閘極介電質的一個或多個周圍區內的一個或多個凸起。一個或多個凸起使複合閘極介電質在一個或多個周圍區內變厚，從而避免變薄，變薄會導致所得電晶體器件中出現低於預期的崩潰電壓和/或可靠性問題。
圖1示出了具有包括複合閘極介電質的高電壓電晶體裝置的積體晶片100的一些實施例的剖視圖。
積體晶片100包含設置在基底102之上和/或之內的高電壓電晶體裝置103。高電壓電晶體裝置103包括透過複合閘極介電質105而與基底102隔開的閘極104。基底102具有在基底102的上表面102u內形成凹陷的一個或多個內部表面102i。在一些實施例中，一個或多個內部表面102i包括基底102的上表面內的凹陷和一個或多個側壁。複合閘極介電質105配置在凹陷內。複合閘極介電質105包含第一閘極介電質106以及在第一閘極介電質106之上第二閘極介電質108。第一閘極介電質106沿著形成凹陷的一個或多個內部表面102i配置。第二閘極介電質108配置在第一閘極介電質106上且在凹陷內。在一些實施例中，第二閘極介電質108沿第一閘極介電質106的凹陷上表面以及一個或多個側壁延伸。
閘極104設置在複合閘極介電質105上。源極/汲極區112設置在基底102中，在閘極104的相對側上。介電結構114配置在基底102上，且圍繞著閘極104。內連線116延伸通過介電結構114，以接觸閘極104。在操作期間，偏置電壓可以選擇性地施加到閘極104。偏置電壓使電場在基底102內和源極/汲極區112之間形成導電通道區。
複合閘極介電質105包括中央區105c和圍繞中央區105c的一個或多個周圍區105p。在一個或多個周圍區105p內，第二閘極介電質108包括從第二閘極介電質108的上表面向外延伸一個或多個的凸起110。在一些實施例中，一個或多個凸起110可以沿著第二閘極介電質108的相對的最外側配置。一個或多個凸起110使複合閘極介電質105在複合閘極介電質105的一個或多個周圍區105p內變厚，從而避免可能導致高電壓電晶體裝置103中低於預期的崩潰電壓和/或可靠性問題的角落變薄。
圖2示出了具有包括複合閘極介電質的高電壓電晶體裝置的積體晶片200的一些另外的實施例的剖視圖。
高電壓電晶體裝置103設置在基底102上。基底102具有在基底102的上表面102u內形成凹陷的一個或多個內部表面102i。高電壓電晶體裝置103包括通過設置在凹陷內的複合閘極介電質105而與基底102隔開的閘極104。複合閘極介電質105包含第一閘極介電質106以及在第一閘極介電質106之上的第二閘極介電質108。
第一閘極介電質106沿著形成凹陷的基底102的一個或多個內部表面102i配置。第二閘極介電質108配置在第一閘極介電質106上，且在凹陷內。在一些實施例中，第一閘極介電質106在第一閘極介電質106的最頂表面內有一個凹陷。在一些這樣的實施例中，第二閘極介電質108沿著第一閘極介電質106的凹陷上表面以及一個或多個內部側壁延伸。第二閘極介電質108覆蓋第一閘極介電質106的最頂表面。第二閘極介電質108包括從第二閘極介電質108的凹陷上表面108r向外延伸的一個或多個凸起110。一個或多個凸起110由第二閘極介電質108直接在第二閘極介電質108之上的內部側壁形成。第二閘極介電質108的內部側壁耦合在第二閘極介電質108的最頂表面和凹陷上表面108r之間。第二閘極介電質108的最頂表面從第一閘極介電質106的最頂表面的正上方橫向地延伸到第一閘極介電質106的凹陷上表面的正上方。
在一些實施例中，第一閘極介電質106是熱氧化物，第二閘極介電質108是高溫氧化物。熱氧化物替複合閘極介電質105提供了良好的完整性，而高溫氧化物容許一個或多個凸起110的形成以增加複合閘極介電質105的厚度，並避免不必要的變薄。
在一些實施例中，基底102內的凹陷可具有在大約10奈米和大約100奈米之間、大約10奈米和大約50奈米之間、大約13奈米和大約15奈米之間或其他類似值的範圍內的深度202。應當理解，凹陷的深度202與高電壓電晶體裝置103的崩潰電壓相關。舉例來說，具有第一深度的凹陷將提供比具有小於第一深度的第二深度的凹陷更大的崩潰電壓。在一些實施例中，第一閘極介電質106可以具有在大約100埃和大約200埃之間、大約130埃和大約150埃之間或其他類似值的範圍內的厚度204。
一個或多個凸起110在第一閘極介電質106的最頂表面之上延伸到第一高度206。在一些實施例中，第一高度206可以在大約2奈米和大約10奈米之間、大約4奈米和大約6奈米之間或其他類似值的範圍內。在一些實施例中，一個或多個凸起110可具有在大約2奈米和大約20奈米之間、大約3奈米和大約12奈米之間、大約4奈米和大約8奈米之間或其他類似值的範圍內的寬度208。第二閘極介電質108具有沿著第二閘極介電質108的最外側壁配置的最頂表面。第二閘極介電質108在橫向地位於第二閘極介電質108的最外側壁和面向閘極104的第二閘極介電質108的內部側壁之間的位置處具有最大厚度。
在一些實施例中，第二閘極介電質108的凹陷上表面108r可以與基底102的上表面102u實質上共平面。在其他實施例中，第二閘極介電質108的凹陷上表面108r可以從基底102的上表面102u垂直偏移（例如，在上方或下方）。在一些實施例中，第二閘極介電質108的凹陷上表面108r可以垂直地在基底102的上表面102u的上方，如此一來第二閘極介電質108填充基底102內凹陷的沒有被第一閘極介電質106填充的剩餘部分。在一些實施例中，平行於基底102的上表面102u的假想水平線可以延伸通過第二閘極介電質108的內部側壁和閘極104的側壁。
圖3說明了剖視圖的一些的另外的實施例的積體晶片300具有高電壓電晶體裝置包括和複合閘極介電質。
高電壓電晶體裝置103設置在基底102上，基底102包括在基底102的上表面102u內形成凹陷的一個或多個內部表面102i。高電壓電晶體裝置103包括通過配置在凹陷內的複合閘極介電質105而與基底102隔開的閘極104。複合閘極介電質105包含第一閘極介電質106以及在第一閘極介電質106之上的第二閘極介電質108。在一些實施例中，第一閘極介電質106可以在基底102的上表面102u之上突出至非零距離302。在一些實施例中，第一閘極介電質106可具有一個或多個圓角。舉例來說，第一閘極介電質106可具有圓滑和/或耦合到一個或多個圓角的最頂表面106t。
在一些實施例中，凹陷可以由基底102的傾斜側壁形成。基底102的傾斜側壁使凹陷具有錐形輪廓，其寬度隨著進入基底102的深度增加而減小。在一些實施例中，基底102的錐形側壁可以定向在相對於水平線（例如，平行於基底102的上表面102u的線）測量的角度α。在一些實施例中，角度α可以在大約85°和大約90°之間、大約88°和大約90°之間或其他類似值的範圍內。在一些實施例中，第一閘極介電質106也可具有傾斜的外部側壁，使第一閘極介電質106具有錐形輪廓。在一些實施例中，第一閘極介電質106的錐形側壁可以定向在相對於水平線測量的角度α處。
第二閘極介電質108包括從第二閘極介電質108的凹陷上表面向外延伸的一個或多個凸起110。一個或多個凸起110由第二閘極介電質108的一個或多個最外側壁以及一個或多個內部側壁形成。在一些實施例中，第二閘極介電質108的一個或多個內部側壁可以定向在相對於水平線測量的角度β處。在一些實施例中，角度β可以在大約85°和大約90°之間、大約88°和大約90°之間或其他類似值的範圍內。在一些實施例中，第二閘極介電質108的一個或多個最外側壁可以定向在相對於水平線測量的角度γ處。在一些實施例中，角度γ可以在大約85°和大約90°之間、大約88°和大約90°之間或其他類似值的範圍內。
在一些實施例中，第二閘極介電質108可能有一個背對基底102的最頂表面108t。在一些實施例中，最頂表面可以具有圓滑輪廓（例如，凹面）。在這樣的實施例中，閘極104可以延伸到圓滑表面中的凹部內。在一些實施例中，一個或多個凸起110可以實質上對稱於平分最頂表面108t的線。在其他實施例中，一個或多個凸起110可以不對稱於平分最頂表面108t的線。
在一些實施例中，閘極104可能具有傾斜的側壁，這使閘極104具有使閘極104寬度隨著高度的增加而逐漸減小的錐形輪廓。在一些實施例中，基底102的錐形側壁可以定向在相對於水平線測量的角度δ處。在一些實施例中，角度δ可以在大約90°和大約95°之間、大約90°和大約92°之間或其他類似值的範圍內。
介電結構114配置在基底102之上。在一些實施例中，介電結構114可包括接點蝕刻停止層（contact etch stop layer, CESL）304和在接點蝕刻停止層304之上的層間介電質（inter-level dielectric, ILD）層306。在一些實施例中，層間介電質306可以包括二氧化矽、摻碳氧化矽（SiCOH）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、硼矽酸鹽玻璃（BSG)、氟矽酸鹽玻璃（FSG）、未摻雜矽酸鹽玻璃（USG）或其類似物中的一種或多種。在一些實施例中，接點蝕刻停止層304可以包括氮化矽、碳化矽、氮碳化矽、氮化鋁、金屬氧化物（例如氧化鋁、氧化鈦、氧化鉭等）或其類似物。內連線116延伸通過介電結構114以接觸閘極104。在一些實施例中，內連線116可以包括導電接點、內連線導線和/或內連線通孔，其包括銅、鋁、鎢、釕或其類似物中的一種或多種。
圖4A示出了具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置的積體晶片400的一些實施例的剖視圖。
積體晶片400包括具有低電壓裝置區402和高電壓裝置區404的基底102。低電壓電晶體裝置406設置於低電壓裝置區402內，且高電壓電晶體裝置103設置於高電壓裝置區404內。高電壓電晶體裝置103包括通過配置在基底102上和凹陷內的複合閘極介電質105而與基底102隔開的閘極104。複合閘極介電質105包含第一閘極介電質106以及在第一閘極介電質106之上的第二閘極介電質108。
在一些實施例中，一個或多個隔離結構411可設置於基底102內。一個或多個隔離結構411包括設置在一個或多個溝渠內且延伸至基底102中的一個或多個第一介電材料412a。一個或多個隔離結構411可設置於高電壓裝置區404內和/或低電壓裝置區402與高電壓裝置區404之間。
在一些實施例中，低電壓電晶體裝置406可包括鰭形場效電晶體裝置。在這樣的實施例中，半導體材料408的一個或多個鰭從基底102的凹陷上表面407向外突出。一個或多個第二介電材料412b橫向包圍半導體材料408的一個或多個鰭。半導體材料408的一個或多個鰭從一個或多個第二介電材料412b的上表面向外突出。在一些實施例中，一個或多個第二介電材料412b可包括氧化物（例如氧化矽、二氧化矽等）、氮化物（例如氮化矽、氮氧化矽等）、碳化物和/或其類似物。在一些實施例中，一個或多個第一介電材料412a可以沿著一個或多個隔離結構411之上的界面413接觸一個或多個第二介電材料412b。在一些實施例中，一個或多個第一介電材料412a可包含與一個或多個第二介電材料412b相同的介電材料，而在其他實施例中，一個或多個第一介電材料412a可包含與一個或多個第二介電材料412b不同的介電材料。
低電壓閘極410配置在半導體材料408的一個或多個鰭和一個或多個第二介電材料412b之上。低電壓閘極410通過低電壓閘極介電質409（例如氧化矽、二氧化矽等）而與半導體材料408的一個或多個鰭隔開。低電壓閘極410環繞半導體材料408的一個或多個鰭。
在一些實施例中，半導體材料416的一個或多個部分的鰭也可從低電壓裝置區402內的基底102的凹陷上表面407向外延伸。半導體材料416的一個或多個部分的鰭可以從凹陷上表面407向外延伸到小於半導體材料408的一個或多個鰭的高度。在一些實施例中，一個或多個第二介電材料412b完全覆蓋半導體材料416的一個或多個部分的鰭。
介電結構114配置在基底102之上。介電結構114圍繞接觸閘極104的內連線116。另外的內連線414配置在介電結構114內，且接觸低電壓閘極410。
圖4B示出了圖4A的積體晶片的一些實施例的三維視圖418。圖4A的剖視圖沿圖4B的橫截面線A-A’截取。在一些實施例中，閘極104沿著在第一方向420中延伸的長軸延伸，且低電壓閘極410沿著在垂直於第一方向420的第二方向422中延伸的長軸延伸。
圖5示出了具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置和複合閘極介電質的積體晶片的一些另外的實施例的剖視圖。
積體晶片500包括設置在基底102的低電壓裝置區402內的低電壓電晶體裝置406以及設置在基底102的高電壓裝置區404內的高電壓電晶體裝置103設置。高電壓電晶體裝置103包括通過配置在基底102的凹陷內的複合閘極介電質105而與基底102隔開的閘極104。複合閘極介電質105包含第一閘極介電質106和在第一閘極介電質106之上的第二閘極介電質108。低電壓電晶體裝置406包括具有低電壓閘極410的鰭形場效電晶體裝置，所述低電壓閘極410圍繞從基底102的凹陷上表面407向外突出的半導體材料408的一個或多個鰭。
在一些實施例中，一個或多個隔離結構411可以設置於基底102內。一個或多個隔離結構411包括設置於延伸至基底102中的一個或多個溝渠內的一個或多個第一介電材料412a。一個或多個隔離結構411可設置於高電壓裝置區404內和/或低電壓裝置區402以及高電壓裝置區404之間。在一些實施例中，在低電壓裝置區402和高電壓裝置區404之間的一個或多個隔離結構411中的隔離結構可具有與高電壓裝置區404內的一個或多個隔離結構411不同的形狀。一個或多個第二介電材料412b設置於基底102之上且在低電壓裝置區402內的半導體材料408的一個或多個鰭周圍。一個或多個隔離結構411可以延伸到基底102中到比一個或多個第二介電材料412b更大的深度，從而形成從基底102向外突出的冠結構514。半導體材料408的一個或多個鰭和半導體材料416的一個或多個部分的鰭可以從冠結構514向外延伸。在一些實施例中，一個或多個第一介電材料412a可以沿著一個或多個隔離結構411之上的界面413接觸一個或多個第二介電材料412b。在一些實施例中，界面413可能會延伸到凹陷上表面407下方。
第二閘極介電質108包括一個或多個從凹陷上表面向外延伸的凸起110。在一些實施例中，一個或多個凸起110可具有在半導體材料408的一個或多個鰭的頂部之上非零距離506的上表面。舉例來說，一個或多個凸起110可延伸至半導體材料408的一個或多個鰭的頂部上方約4奈米與約6奈米之間的非零距離506。由於一個或多個凸起110為在半導體材料408的一個或多個鰭的頂部上方的一小段距離，因此用於形成半導體材料408的一個或多個鰭的平坦化製程仍然不會顯著的被複合閘極介電質105影響。在一些替代實施例中，一個或多個凸起110可具有實質上對齊半導體材料408的一個或多個鰭的頂部的上表面。因為一個或多個凸起110實質上與半導體材料408的一個或多個鰭的頂部對齊，所以用於形成半導體材料408的一個或多個鰭的平坦化製程將不會顯著的被複合閘極介電質105影響。
閘極104在基底102的上表面之上延伸到第一高度502。低電壓閘極410在基底102之上延伸到第二高度504。在一些實施例中，第一高度502可比第二高度504大。在一些實施例中，閘極104的最頂表面和低電壓閘極410的最頂表面可實質上為共平面。
介電結構114配置在基底102之上。介電結構114包括一個層間介電質層306。在一些實施例中，層間介電質層306通過接點蝕刻停止層（未示出）而與基底102隔開，且層間介電質層306通過上蝕刻停止層（未示出）而與上層間介電質層508隔開。內連線116配置於層間介電質層306內，且接觸閘極104。另外的內連線414配置在層間介電質層306內，且接觸低電壓閘極410。在一些實施例中，介電結構114還可以包括在層間介電質層306之上的一個或多個另外的層間介電質層。一個或多個另外的層間介電質層可圍繞一個或多個另外的內連線層。舉例來說、第一上內連線510和第二上內連線512可配置在層間介電質層層306之上的上層間介電質層508內。
應當理解，所揭露的積體晶片和/或高電壓電晶體裝置可以在廣泛的應用中實施。舉例來說，所揭露的積體晶片和/或高電壓電晶體裝置可以在雙極-互補金屬氧化物半導體（complementary metal oxide semiconductor, CMOS）-雙擴散金屬氧化物半導體（double diffused metal oxide semiconductor, DMOS）（BCD）、驅動器積體晶片（IC）、圖像感測器、電源管理裝置、影像訊號處理器（ISP）或其類似物中實現。
圖6至圖23示出了形成具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置的IC的方法的一些實施例的剖視圖600~2300。儘管圖6至圖23是有關方法的描述，但是應當理解，圖6至圖23中揭露的結構不限於這樣的方法，而是可以作為獨立於方法的結構而獨立存在。
如圖6的剖視圖600所示，提供基底102。在各種實施例中，基底102可以是任何類型的半導體主體（例如，矽、SiGe、絕緣體上覆矽（silicon-on-insulator, SOI）等），例如半導體晶圓和/或晶圓上的一個或多個晶粒，以及任何其他類型的半導體和/或與之相關的磊晶層。
如圖7中的剖視圖700所示，可形成一個或多個溝渠702在基底102內。一個或多個溝渠702可延伸到高電壓裝置區404中的基底102中。在一些實施例中，一個或多個溝渠702中的一者可延伸到低電壓裝置區402和高電壓裝置區404之間的基底102中。在一些實施例中，一個或多個溝渠702可通過根據罩幕706選擇性地將基底102暴露於蝕刻劑704來形成。在一些實施例中，罩幕706可包括氧化物、氮化物和/或光阻。
一個或多個溝渠702隨後填充有一個或多個第一介電材料412a以形成一個或多個隔離結構411（例如，淺溝渠隔離（STI）結構）。在一些實施例中，一個或多個第一介電材料412a可以包括氧化物（例如，氧化矽、二氧化矽或其類似物）、氮化物和/或其類似物。在一些實施例中，一個或多個第一介電材料412a可以使用熱製程（例如熱氧化製程）、沉積製程（例如物理氣相沉積（PVD）製程、化學氣相沉積（CVD）製程、電漿增強型CVD（PE-CVD）製程、低壓化學氣相沉積（LPCVD）製程、離子束沉積、濺射等）和/或類似製程。在形成一個或多個第一介電材料412a於一個或多個溝渠702內之後，可執行平坦化製程（例如，化學機械平坦化（CMP）製程）以從基底102之上去除多餘的一個或多個第一介電材料412a。
如圖8的剖視圖800所示，形成半導體材料408的一個或多個鰭於低電壓裝置區402內。半導體材料408的一個或多個鰭從基底102的凹陷上表面407向外突出。在一些實施例中，半導體材料408的一個或多個鰭可通過一個或多個微影和蝕刻製程形成。在一些實施例中，半導體材料408的一個或多個鰭可以通過雙重圖案化微影製程（例如，自對準雙重圖案化（SADP）製程）形成。在一些這樣的實施例中，多個心軸（mandrels）形成在基底102之上。在多個心軸的相對側上形成側壁間隔物，然後移除多個心軸以將側壁間隔物留在原位。隨後根據側壁間隔物蝕刻基底102以形成半導體材料408的一個或多個鰭。在一些實施例中，半導體材料408的一個或多個鰭可以通過雙重圖案化微影製程形成，其中罩幕802覆蓋高電壓裝置區404。在一些實施例中，一個或多個微影和蝕刻製程可以蝕刻掉一個或多個隔離結構411中的隔離結構位於低電壓裝置區402和高電壓裝置區404之間的一部分，從而為隔離結構提供直接在隔離結構上方的垂直延伸的側壁804。
如圖9的剖視圖900所示，形成一個或多個第二介電材料412b在基底102上，以圍繞半導體材料408的一個或多個鰭。一個或多個第二介電材料412b可沿著半導體材料408的一個或多個鰭的最頂表面之上以及側壁形成。在一些實施例中，一個或多個第二介電材料412b可包括氧化物（例如，氧化矽、二氧化矽或其類似物）、氮化物或其類似物。在一些實施例中，一個或多個第二介電材料412b可為與一個或多個第一介電材料412a相同的介電材料，而在其他實施例中，一個或多個第二介電材料412b可為與一個或多個第一介電材料412a不同的介電材料。在一些實施例中，一個或多個第二介電材料412b可通過沉積製程（例如，PVD製程、CVD製程、PE-CVD製程、LPCVD製程、離子束沉積、濺射或其類似製程）而形成。在形成一個或多個第二介電材料412b於半導體材料408的一個或多個鰭之上之後，執行平坦化製程（例如，CMP製程）以從基底102之上去除多餘的一個或多個第二介電材料412b。
如圖10的剖視圖1000所示，在高電壓裝置區404內的基底102的上表面102u內形成凹陷1002。凹陷1002通過蝕刻基底102以形成一個或多個內部表面102i來形成。在一些實施例中，一個或多個內部表面102i可包括一個或多個側壁和凹陷上表面。在一些實施例中，可以通過根據第一罩幕1006選擇性地將基底102暴露於蝕刻劑1004來形成凹陷1002。在各種實施例中，蝕刻劑1004可以包括乾式蝕刻劑（例如，離子束蝕刻劑、反應離子蝕刻（reactive-ion-etching, RIE）蝕刻劑等）或濕式蝕刻劑。在一些實施例中，第一罩幕1006可以包括氮化物（例如氮化矽、氮氧化矽等）、碳化物（例如碳化矽、碳氧化矽等）或其類似物。在一些實施例中，第一罩幕1006可以通過沉積製程（例如，PVD製程、CVD製程、PE-CVD製程、LPCVD製程、離子束沉積、濺射等）形成。
如圖11的剖視圖1100所示，在凹陷1002內形成了第一閘極介電質106。在一些實施例中，第一閘極介電質106沿著形成凹陷1002的基底102的一個或多個內部表面102i共形地形成。第一閘極介電質106可形成為具有最頂表面106t，所述最頂表面106t在第一罩幕1006的最頂表面之下凹陷。在一些實施例中，第一閘極介電質106可包括由熱氧化製程形成的熱氧化物。在一些這樣的實施例中，第一閘極介電質106可能延伸到第一罩幕1006的正下方。在一些實施例中，第一閘極介電質106的最頂表面106t可垂直地在第一罩幕1006的底部上方。在一些實施例中，第一閘極介電質106可以形成為厚度在約100埃和約175埃之間、約130埃和約150埃之間或其他類似值的範圍內。
如圖12的剖視圖1200所示，形成第二閘極介電質1202在第一閘極介電質106之上和凹陷1002內。第二閘極介電質1202共形地形成在第一閘極介電質106的凹陷上表面和側壁上。第二閘極介電質1202可以形成為從凹陷1002內連續地延伸到第一罩幕1006之上。在一些實施例中，第二閘極介電質1202包含高溫氧化物（high temperature oxide, HTO）。在一些實施例中，高溫氧化物可以使用在升高的溫度（例如，大於約400℃、大於約500℃等）下的氣相沉積技術（例如，PVD製程、CVD製程、PE-CVD製程、LPCVD製程、離子束沉積、濺射或其類似製程）形成。在一些實施例中，氣相沉積技術可包括在大於大約500°C的溫度下執行的低壓化學氣相沉積（LPCVD）。
如圖13的剖視圖1300所示，形成第二罩幕1302在第二閘極介電質1202以及第二閘極介電質1202的上表面中的凹陷1304內上。第二罩幕1302共形地形成在第二閘極介電質1202的凹陷上表面和側壁上。第二罩幕1302可形成為從凹陷1304內連續地延伸到第二閘極介電質1202之上。在一些實施例中，第二罩幕1302可包括氮化物（例如氮化矽、氮氧化矽等）、碳化物（例如碳化矽、碳氧化矽等）或其類似物。在一些實施例中，第二罩幕1302可以包括與第一罩幕1006相同的材料（例如，氮化矽）。在一些實施例中，第二罩幕1302可以通過沉積製程（例如，PVD製程、CVD製程、PE-CVD製程、LPCVD製程、離子束沉積、濺射或其類似製程）形成。
如圖14的剖視圖1400所示，形成上介電質1402在第二罩幕1302上以及第二罩幕1302中的凹陷1404內。上介電質1402形成在第二罩幕1302的凹陷上表面以及側壁上。上介電質1402可形成為從凹陷1404內連續地延伸到第二罩幕1302之上。在一些實施例中，上介電質1402可完全填入凹陷1404。在一些實施例中，上介電質1402可包含氧化物（例如，氧化矽、富矽氧化物或其類似物）。在一些實施例中，上介電質1402可通過沉積製程（例如，PVD製程、CVD製程、PE-CVD製程、LPCVD製程、離子束沉積、濺射或其類似製程）形成。
如圖15的剖視圖1500所示，移除上介電質1402的部分。移除上介電質1402的部分會暴露出第二罩幕1302的最頂表面。在一些實施例中，移除部分上介電質1402之後，上介電質1402可能會殘留在第二罩幕1302的側壁之間。在一些實施例中，可以通過沿著線1502執行的平坦化製程（例如，CMP製程、機械研磨製程或其類似製程）移除上介電質1402的部分。在其他實施例中，上介電質1402的部分可能會被蝕刻製程移除。
如圖16的剖視圖1600所示，執行第一蝕刻製程以移除部分第二罩幕1302和第二閘極介電質1202。第一蝕刻製程使第二罩幕1302和第二閘極介電質1202暴露於蝕刻劑1602。蝕刻劑1602移除了部分的第二罩幕1302和第二閘極介電質1202以提供第二閘極介電質1202橫向地位於第一罩幕1006和第二罩幕1302之間的最上表面。在一些實施例中，蝕刻劑1602可配置為以實質上相等的速率移除第二罩幕1302和第二閘極介電質1202。在一些實施例中，蝕刻劑1602可包括或即為四氟化碳（CF 4）。舉例來說，蝕刻劑1602可為反應離子蝕刻製程中基於CF 4的蝕刻劑。
如圖17的剖視圖1700所示，進行第二蝕刻製程以使第一罩幕1006和第二罩幕1302的最頂表面和最底表面之間的第二閘極介電質108凹陷。使第二閘極介電質108凹陷形成複合閘極介電質105，其包括第一閘極介電質106和第二閘極介電質108。在一些實施例中，第二蝕刻製程使第二閘極介電質（例如圖16的第二閘極介電質1202）、第一罩幕1006和第二罩幕1302暴露於蝕刻劑1702。蝕刻劑1702以比第一罩幕1006和第二罩幕1302更快的速率移除部分的第二閘極介電質，以使第二閘極介電質108凹陷到第一罩幕1006和第二罩幕1302的最頂表面之下的非零距離1704。在一些實施例中，蝕刻劑1702可包括或即為氫氟酸（HF）、氨（NH 3）或其類似物。在一些實施例中，第二蝕刻製程在第二閘極介電質（例如，圖16的第二閘極介電質1202）與第一罩幕1006和/或第二罩幕1302之間具有比第一蝕刻製程更大的蝕刻選擇性。在一些實施例中，第二蝕刻製程可以利用先進製程控制（advanced process control, APC）來改善第二蝕刻製程的控制（例如，蝕刻移除速率、第二閘極介電質的最頂表面的位置等）。
如圖18的剖視圖1800所示，移除第一罩幕（圖17的第一罩幕1006）和第二罩幕（圖17的第二罩幕1302）。移除第一罩幕和第二罩幕留下一個或多個凸起110，所述凸起110從第二閘極介電質108的凹陷上表面向外延伸。一個或多個凸起110延伸到基底102的上表面102u之上的第一高度206。
如圖19的剖視圖1900所示，一個或多個第二介電材料412b凹陷於低電壓裝置區402內。將一個或多個第二介電材料412b凹陷暴露出半導體材料408的一個或多個鰭的上部分，使得半導體材料408的一個或多個鰭從一個或多個第二介電材料412b的凹陷上表面412u向外突出。在一些實施例中，根據在高電壓裝置區404上形成的罩幕1904，通過將低電壓裝置區402內的一個或多個第二介電材料412b選擇性地暴露於蝕刻劑1902，使一個或多個第二介電材料412b凹陷。蝕刻劑1902從低電壓裝置區402內移除一個或多個第二介電材料412b的一部分。在一些實施例中，蝕刻劑1902可導致低電壓裝置區402和高電壓裝置區404之間的一個或多個隔離結構411中的一者具有與高電壓裝置區404內的一個或多個隔離結構411不同的形狀。
如圖20的剖視圖2000所示，在複合閘極介電質105之上形成閘極104，且在半導體材料408的多個鰭之上形成低電壓閘極410。閘極104沿著第二閘極介電質108的最頂表面和內部側壁形成。低電壓閘極410形成為環繞半導體材料408的多個鰭的側壁和最頂表面。在形成低電壓閘極410之前，可形成閘極介電質在半導體材料408的多個鰭上。
在一些實施例中，閘極104和/或低電壓閘極410通過在基底102上沉積閘極材料（例如，多晶矽）形成。然後根據罩幕選擇性地圖案化閘極材料以形成閘極104和低電壓閘極410。在一些實施例中，可在閘極材料上執行平坦化製程（例如，CMP製程），使得閘極104和/或低電壓閘極410具有實質上共平面的最上表面。在其他實施例中，閘極104和/或低電壓閘極410可以通過置換金屬閘極形成。
如圖21的剖視圖2100所示，源極/汲極區112形成在複合閘極介電質105的相對側上的基底102內。在一些實施例中，源極/汲極區112可以包括基底102內的高摻雜區域（例如摻雜濃度大於1×10 18cm -3、大於1×10 19cm -3或其他類似值的區域）。在這樣的實施例中，可以通過根據罩幕2104選擇性地將摻雜物質2102植入基底102中來形成源極/汲極區112。摻雜物質2102可包括n型摻雜劑（例如，磷、砷、銻、鉍或其類似物）或p型摻雜劑（例如，硼、鋁、鎵、銦或其類似物）。在其他實施例中，源極/汲極區112可以包括高摻雜磊晶區。在這樣的實施例中，可以通過選擇性地蝕刻基底102以在複合閘極介電質105的相對側上形成源極/汲極凹陷，且隨後在源極/汲極凹陷內形成經摻雜的磊晶材料來形成源極/汲極區112。
如圖22的剖視圖2200所示，在基底102之上形成介電結構114。在一些實施例中，介電結構114可包括通過沉積製程（例如，PVD製程、CVD製程、PE-CVD製程、LPCVD製程、離子束沉積、濺射或其類似製程）形成的層間介電質（ILD）層。介電結構114可以包括二氧化矽、SiCOH、PSG、BPSG、BSG、FSG、USG或其類似物中的一者或多者。
如圖23的剖視圖2300所示，在介電結構114內形成內連線116和另外的內連線414。內連線116和另外的內連線414延伸通過介電結構114以分別接觸閘極104和低電壓閘極410。在一些實施例中，可通過選擇性地圖案化介電結構114以形成由介電結構114的側壁限定的內連線開口2302來形成內連線116和另外的內連線414。內連線開口2302從介電結構114的頂部垂直地延伸，以暴露出閘極104和低電壓閘極410。內連線116和另外的內連線414在內連線開口2302內形成。在一些實施例中，可以通過用導電材料（例如，鎢、釕、銅和/或鋁）填充內連線開口2302並隨後執行平坦化製程（例如，化學機械平坦化製程）以移除超過介電結構114的多餘的導電材料來形成內連線116和另外的內連線414。
圖24示出了形成具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置的積體晶片的方法2400的一些實施例的流程圖。
儘管下面將方法2400圖示和描述為一系列動作或事件，但應理解，這些動作或事件的圖示順序不應被解釋為限制性的。舉例來說，一些動作可能以不同的順序發生和/或與除了本文所示和/或描述的那些之外的其他動作或事件同時發生。此外，可能需要並非需要所有圖示的動作來實施本文描述的一個或多個方面或實施例。此外，這裡描述的一個或多個動作可以在一個或多個單獨的動作和/或階段中執行。
在動作2402，提供具有低電壓裝置區和高電壓裝置區的基底。圖6示出了對應於動作2402的一些實施例的剖視圖600。
在動作2404，形成半導體材料的多個鰭，以從低電壓裝置區內的基底的凹陷上表面向外突出。圖8示出了對應於動作2404的一些實施例的剖視圖800。
在動作2406，根據第一罩幕在高電壓裝置區中的基底內形成凹陷。圖10示出了對應於動作2406的一些實施例的剖視圖1000。
在動作2408，形成第一閘極介電質在形成凹陷的基底的一個或多個內部表面上。圖11示出了對應於動作2408的一些實施例的剖視圖1100。
在動作2410，形成第二閘極介電質在凹陷內和第一罩幕上方。圖12示出了對應於動作2410的一些實施例的剖視圖1200。
在動作2412，形成第二罩幕在第二閘極介電質的側壁之上並沿著第二閘極介電質的側壁。圖13圖示了對應於動作2412的一些實施例的剖視圖1300。
在動作2414，執行第一蝕刻製程以移除部分第二罩幕，並暴露第一罩幕和第二罩幕之間的第二閘極介電質的上表面。圖16示出了對應於動作2414的一些實施例的剖視圖1600。
在動作2416，執行第二蝕刻製程以凹陷第一罩幕和第二罩幕的最頂表面下面的第二閘極介電質。圖17示出了對應於動作2416的一些實施例的剖視圖1700。
在動作2418，移除第一罩幕和第二罩幕以留下從複合閘極介電質的凹陷上表面向外延伸的一個或多個凸起，所述複合閘極介電質包括第一閘極介電質和第二閘極介電質。圖18示出了對應於動作2418的一些實施例的剖視圖1800。
在動作2420，形成閘極在複合閘極介電質之上，且形成低電壓閘極在半導體材料的多個鰭之上。圖20示出了對應於動作2420的一些實施例的剖視圖2000。
根據前述，在一些實施例中，本揭露涉及具有複合閘極介電質的積體晶片，所述複合閘極介電質具有配置在複合閘極介電質的周圍區中一個或多個凸起以減少複合閘極介電質的變薄。
在一些實施例中，本公開涉及積體晶片。積體晶片包含具有一個或多個內部表面的基底，所述一個或多個內部表面形成在基底的上表面內的凹陷；源極/汲極區設置在凹陷的相對側上的基底內；第一閘極介電質沿著形成凹陷的一個或多個內部表面配置；第二閘極介電質配置在第一閘極介電之上，且在凹陷之內；閘極設置在第二閘極介電質上；第二閘極介電質包括從第二閘極介電質的凹陷上表面向外延伸並沿第二閘極介電質的相對側排列的一個或多個凸起。在一些實施例中，第二閘極介電質覆蓋了第一閘極介電質的最頂表面。在一些實施例中，第一閘極介電質是熱氧化物，且第二閘極介電質是高溫氧化物。在一些實施例中，第二閘極介電質沿第一閘極介電質的最頂表面和內部側壁配置。在一些實施例中，第二閘極介電質具有在第二閘極介電質的最頂表面內的凹陷，閘極從第二閘極介電質的凹陷內延伸到第二閘極介電質的最頂表面之上。在一些實施例中，由第二閘極介電質的內部側壁形成的一個或多個凸起直接在第二閘極介電質之上。在一些實施例中，一個或多個凸起具有在大約4奈米和大約6個奈米之間的範圍內的高度。一些實施例中，積體晶片進一步包括從基底的凹陷上表面向外延伸的橫向包圍半導體材料的一個或多個鰭的介電結構，第二閘極介電質的最頂表面垂直地在半導體材料的一個或多個鰭的最頂表面上方；以及設置在半導體材料的一個或多個鰭之上的低電壓閘極。在一些實施例中，閘極和低電壓閘極具有實質上為共平面的最上表面。
在其他實施例中，本揭露涉及積體晶片。積體晶片包含基底；複合閘極介電質襯於基底的凹陷上表面和內部側壁，複合閘極介電質具有第一閘極介電質和在第一閘極介電質上的第二閘極介電質；源極/汲極區設置在複合閘極介電質的相對側上的基底內；閘極設置在複合閘極介電質上；複合閘極介電質包含中央區和圍繞中央區的一個或多個周圍區，第二閘極介電質具有一個或多個凸起，所述一個或多個凸起從一個或多個周圍區內的第二閘極介電質的上表面向外延伸。在一些實施例中，第二閘極介電質具有從第一閘極介電質的最頂表面的正上方橫向地延伸到第一閘極介電質的凹陷上表面的正上方的最頂表面。在一些實施例中，第二閘極介電質具有沿著第二閘極介電質的最外層側壁配置的最頂表面。在一些實施例中，平行於基底的上表面的假想水平線延伸穿過第二閘極介電質的內部側壁和閘極的側壁。在一些實施例中，第二閘極介電質在橫向地位於第二閘極介電質的最外層側壁和第二閘極介電質的面向閘極的內部側壁之間的位置處具有最大厚度。
在又一個實施例中，本揭露涉及形成積體晶片的方法。方法包括根據第一罩幕形成凹陷在基底內；形成第一閘極介電質在凹陷內；形成第二閘極介電質在第一閘極介電質上，第二閘極介電質從第一罩幕下方連續地延伸到第一罩幕上方；形成第二罩幕在第二閘極介電質上，第二罩幕從第二閘極介電質的頂部下方連續地延伸到第二閘極介電質的頂部上方；執行第一蝕刻製程以暴露第二閘極介電質介於第一罩幕和第二罩幕之間的一個或多個上表面；執行第二蝕刻製程以使第二閘極介電質凹陷，並形成在第一罩幕和第二罩幕的最頂表面和最底表面之間具有最頂表面的第二閘極介電質；以及在移除第一罩幕和第二罩幕後，形成閘極在第二閘極介電質之上。在一些實施例中，使第二閘極介電質凹陷形成從第二閘極介電質的凹陷上表面向外延伸的一個或多個凸起。在一些實施例中，方法還包括形成上介電質在第二罩幕的最頂表面上以及第二罩幕的最頂表面中的凹陷內；以及執行平坦化製程以移除部分的上介電質並暴露出第二罩幕。在一些實施例中，第一罩幕和第二罩幕為氮化矽。在一些實施例中，第二蝕刻製程在第一罩幕和第二閘極介電質之間具有比第一蝕刻製程更大的蝕刻選擇性。在一些實施例中，第一閘極介電質是使用熱氧化製程形成；以及第二閘極介電質是使用在大於約400℃的溫度下執行的氣相沉積技術形成的。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。
100, 200, 300, 400, 500:積體晶片 102:基底 102i:內部表面 102u:上表面 103:高電壓電晶體裝置 104:閘極 105:複合閘極介電質 105c:中央區 105p:周圍區 106:第一閘極介電質 106t, 108t:最頂表面 108, 1202:第二閘極介電質 108r, 407, 412u:凹陷上表面 110:凸起 112:源極/汲極區 114:介電結構 116:內連線 202:深度 204:厚度 206, 502:第一高度 208:寬度 302, 506, 1704:非零距離 304:接點蝕刻停止層 306:層間介電質/層間介電質層 402:低電壓裝置區 404:高電壓裝置區 406:低電壓電晶體裝置 408, 416:半導體材料 409:低電壓閘極介電質 410:低電壓閘極 411:隔離結構 412a:第一介電材料 412b:第二介電材料 413:界面 414:另外的內連線 418:三維視圖 420:第一方向 422:第二方向 504:第二高度 508:上層間介電質層 510:第一上內連線 512:第二上內連線 514:冠結構 600, 600-2300, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1600, 1700, 1800, 1900, 2000, 2100, 2200, 2300:剖視圖 702:溝渠 704, 1004, 1602, 1702, 1902:蝕刻劑 706, 802, 1904, 2104:罩幕 804:側壁 1002, 1304, 1404:凹陷 1006:第一罩幕 1302:第二罩幕 1402:上介電質 1502:線 2102:摻雜物質 2302:內連線開口 2400:方法 2402, 2404, 2406, 2408, 2410, 2412, 2414, 2416, 2418, 2420:動作 α, β, γ, δ:角度
結合附圖閱讀以下詳細描述時，能最好地理解本揭露的各方面。請注意，根據本行業中的標準慣例，各種構件未按比例繪製。事實上，為使論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1示出了具有包括複合閘極介電質的高電壓電晶體裝置的積體晶片(IC)的一些實施例的剖視圖。 圖2示出了具有包括複合閘極介電質的高電壓電晶體裝置的IC的一些另外的實施例的剖視圖。 圖3示出了具有包括複合閘極介電質的高電壓電晶體裝置的IC的一些另外的實施例的剖視圖。 圖4A示出了具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置的IC的一些實施例的剖視圖。 圖4B示出了具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置的IC的一些實施例的三維視圖。 圖5示出了具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置的IC的一些另外的實施例的剖視圖。 圖6至23示出了顯示形成具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置的IC的方法的一些實施例的剖視圖。 圖24示出了形成具有包括複合閘極介電質的高電壓電晶體裝置和低電壓裝置的IC的方法的一些實施例的流程圖。
100:積體晶片
102:基底
102i:內部表面
102u:上表面
103:高電壓電晶體裝置
104:閘極
105:複合閘極介電質
105c:中央區
105p:周圍區
106:第一閘極介電質
108:第二閘極介電質
110:凸起
112:源極/汲極區
114:介電結構
116:內連線

Claims (20)

  1. 一種積體晶片，包括： 基底，具有一個或多個內部表面，所述一個或多個內部表面形成在所述基底的上表面內的凹陷； 源極/汲極區，設置在所述凹陷的相對側上的所述基底內； 第一閘極介電質，沿著形成所述凹陷的所述一個或多個內部表面配置； 第二閘極介電質，配置在所述第一閘極介電之上，且在所述凹陷之內； 閘極，設置在所述第二閘極介電質上；以及 其中所述第二閘極介電質包括從所述第二閘極介電質的凹陷上表面向外延伸並沿所述第二閘極介電質的相對側排列的一個或多個凸起。
  2. 如請求項1所述的積體晶片，其中所述第二閘極介電質覆蓋所述第一閘極介電質的最頂表面。
  3. 如請求項1所述的積體晶片，其中所述第一閘極介電質是熱氧化物，且所述第二閘極介電質是高溫氧化物。
  4. 如請求項1所述的積體晶片，其中所述第二閘極介電質沿所述第一閘極介電質的最頂表面和內部側壁配置。
  5. 如請求項1所述的積體晶片，其中所述第二閘極介電質具有在所述第二閘極介電質的最頂表面內的凹陷，所述閘極從所述第二閘極介電質的所述凹陷內延伸到所述第二閘極介電質的所述最頂表面之上。
  6. 如請求項1所述的積體晶片，其中由所述第二閘極介電質的內部側壁形成的所述一個或多個凸起直接在所述第二閘極介電質之上。
  7. 如請求項1所述的積體晶片，其中所述一個或多個凸起具有在大約4奈米和大約6個奈米之間的範圍內的高度。
  8. 如請求項1所述的積體晶片，更包括： 介電結構，從所述基底的凹陷上表面向外延伸，橫向包圍半導體材料的一個或多個鰭，其中所述第二閘極介電質的最頂表面垂直地在所述半導體材料的所述一個或多個鰭的最頂表面上方；以及 低電壓閘極，設置在所述半導體材料的所述一個或多個鰭之上。
  9. 如請求項8所述的積體晶片，其中所述閘極和所述低電壓閘極具有實質上為共平面的最上表面。
  10. 一種積體晶片，包括： 基底； 複合閘極介電質，襯於所述基底的凹陷上表面和內部側壁，所述複合閘極介電質具有第一閘極介電質和在第一閘極介電質上的第二閘極介電質； 源極/汲極區，設置在所述複合閘極介電質的相對側上的所述基底內； 閘極，設置在所述複合閘極介電質上；以及 其中所述複合閘極介電質包括中央區和圍繞所述中央區的一個或多個周圍區，所述第二閘極介電質具有一個或多個凸起，所述一個或多個凸起從所述一個或多個周圍區內的所述第二閘極介電質的上表面向外延伸。
  11. 如請求項10所述的積體晶片，其中所述第二閘極介電質具有從所述第一閘極介電質的最頂表面的正上方橫向地延伸到所述第一閘極介電質的凹陷上表面的正上方的最頂表面。
  12. 如請求項10所述的積體晶片，其中所述第二閘極介電質具有沿著所述第二閘極介電質的最外層側壁配置的最頂表面。
  13. 如請求項10所述的積體晶片，其中平行於所述基底的上表面的假想水平線延伸穿過所述第二閘極介電質的內部側壁和所述閘極的側壁。
  14. 如請求項10所述的積體晶片，其中所述第二閘極介電質在橫向地位於所述第二閘極介電質的最外層側壁和所述第二閘極介電質的面向所述閘極的內部側壁之間的位置處具有最大厚度。
  15. 一種形成積體晶片的方法，包括： 根據第一罩幕形成凹陷在基底內； 形成第一閘極介電質在所述凹陷內； 形成第二閘極介電質在所述第一閘極介電質上，所述第二閘極介電質從所述第一罩幕下方連續地延伸到所述第一罩幕上方； 形成第二罩幕在所述第二閘極介電質上，所述第二罩幕從所述第二閘極介電質的頂部下方連續地延伸到所述第二閘極介電質的頂部上方； 執行第一蝕刻製程以暴露所述第二閘極介電質介於所述第一罩幕和所述第二罩幕之間的一個或多個上表面； 執行第二蝕刻製程以使所述第二閘極介電質凹陷，並形成在所述第一罩幕和所述第二罩幕的最頂表面和最底表面之間具有最頂表面的所述第二閘極介電質；以及 在移除所述第一罩幕和所述第二罩幕後，形成閘極在所述第二閘極介電質之上。
  16. 如請求項15所述的方法，其中使所述第二閘極介電質凹陷形成從所述第二閘極介電質的凹陷上表面向外延伸的一個或多個凸起。
  17. 如請求項15所述的方法，更包括： 形成上介電質在所述第二罩幕的所述最頂表面上以及所述第二罩幕的所述最頂表面中的凹陷內；以及 執行平坦化製程以移除部分的所述上介電質並暴露出所述第二罩幕。
  18. 如請求項15所述的方法，其中所述第一罩幕和所述第二罩幕為氮化矽。
  19. 如請求項15所述的方法，其中所述第二蝕刻製程在所述第一罩幕和所述第二閘極介電質之間具有比所述第一蝕刻製程更大的蝕刻選擇性。
  20. 如請求項15所述的方法， 其中所述第一閘極介電質是使用熱氧化製程形成；以及 其中所述第二閘極介電質是使用在大於約400℃的溫度下執行的氣相沉積技術形成的。
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