TW202042375A - 記憶體結構及其製造方法 - Google Patents

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Abstract

一種記憶體結構及其製造方法。所述記憶體結構包括第一電晶體、第二電晶體、隔離結構以及電容器。所述第一電晶體與所述第二電晶體設置於基底上。所述隔離結構設置於所述第一電晶體與所述第二電晶體之間的所述基底中。所述電容器設置於所述第一電晶體與所述第二電晶體之間。所述電容器包括主體部分、第一延伸部分以及第二延伸部分。所述第一延伸部分自所述主體部分延伸至所述隔離結構的一側的所述基底中且與所述第一電晶體的源極/汲極區連接。所述第二延伸部分自所述主體部分延伸至所述隔離結構的另一側的所述基底中且與所述第二電晶體的源極/汲極區連接。所述第一延伸部分的寬度與所述第二延伸部分的寬度自所述隔離結構的頂面朝下減小。

Description

記憶體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。
目前發展出一種包括電晶體與電容器的記憶體結構。在此種記憶體結構中，使用電容器作為儲存元件。在目前提高元件積集度的趨勢下，如何達成不增加記憶胞尺寸且可有效地提升記憶體元件的電性效能為目前業界持續努力的目標。
本發明提供一種記憶體結構，其中電容器的延伸部分自主體部分延伸至隔離結構兩側的基底中。
本發明提供一種記憶體結構的製造方法，其用以製造上述的記憶體結構。
本發明的記憶體結構包括第一電晶體、第二電晶體、隔離結構以及電容器。所述第一電晶體與所述第二電晶體設置於基底上。所述隔離結構設置於所述第一電晶體與所述第二電晶體之間的所述基底中。所述電容器設置於所述第一電晶體與所述第二電晶體之間。所述電容器包括主體部分、第一延伸部分以及第二延伸部分。所述第一延伸部分自所述主體部分延伸至所述隔離結構的一側的所述基底中且與所述第一電晶體的源極/汲極區連接。所述第二延伸部分自所述主體部分延伸至所述隔離結構的另一側的所述基底中且與所述第二電晶體的源極/汲極區連接。所述第一延伸部分的寬度與所述第二延伸部分的寬度自所述隔離結構的頂面朝下減小。
在本發明的記憶體結構的一實施例中，所述第一電晶體例如為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體例如為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的另一者。
在本發明的記憶體結構的一實施例中，所述第一延伸部分例如與所述隔離結構的側壁接觸。
在本發明的記憶體結構的一實施例中，所述第一延伸部分例如不與所述隔離結構的側壁接觸。
在本發明的記憶體結構的一實施例中，所述第二延伸部分例如與所述隔離結構的側壁接觸。
在本發明的記憶體結構的一實施例中，所述第二延伸部分例如不與所述隔離結構的側壁接觸。
在本發明的記憶體結構的一實施例中，所述電容器由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成，且所述主體部分、所述第一延伸部分與所述第二延伸部分各自包括所述下電極、所述上電極以及所述絕緣層。
在本發明的記憶體結構的一實施例中，所述第一延伸部分的所述下電極例如與所述第一電晶體的源極/汲極區連接。
在本發明的記憶體結構的一實施例中，所述第二延伸部分的所述下電極例如與所述第二電晶體的源極/汲極區連接。
在本發明的記憶體結構的一實施例中，更包括設置於所述第一電晶體的閘極結構的側壁上與所述第二電晶體的閘極結構的側壁上的保護層。
本發明的記憶體結構的製造方法包括以下步驟：於基底中形成隔離結構；於所述基底上形成第一電晶體與第二電晶體，其中所述第一電晶體與第二電晶體分別位於所述隔離結構的兩側；於所述第一電晶體與所述第二電晶體之間形成電容器。所述電容器包括主體部分、第一延伸部分以及第二延伸部分。所述第一延伸部分自所述主體部分延伸至所述隔離結構的一側的所述基底中且與所述第一電晶體的源極/汲極區連接。所述第二延伸部分自所述主體部分延伸至所述隔離結構的另一側的所述基底中且與所述第二電晶體的源極/汲極區連接。所述第一延伸部分的寬度與所述第二延伸部分的寬度自所述隔離結構的頂面朝下減小。
在本發明的記憶體結構的製造方法的一實施例中，所述電容器的形成方法包括以下步驟：於所述隔離結構的兩側的所述基底中分別形成第一溝槽與第二溝槽，其中所述第一溝槽的寬度與所述第二溝槽的寬度自所述隔離結構的頂面朝下減小；於所述基底上形成介電層，其中所述介電層覆蓋所述第一電晶體的第一閘極結構與所述第二電晶體的第二閘極結構並填滿所述第一溝槽與所述第二溝槽；於所述介電層中形成第三溝槽，其中所述第三溝槽暴露出所述隔離結構、所述第一溝槽、所述第二溝槽以及位於所述隔離結構兩側的所述第一電晶體的源極/汲極區的至少一部分與所述第二電晶體的源極/汲極區的至少一部分；於所述第一溝槽的側壁與底面上、所述第二溝槽的側壁與底面上、於所述第三溝槽的側壁與底面上以及所述隔離結構的暴露表面上形成下電極；於所述下電極上形成絕緣層；於所述絕緣層上形成上電極。
在本發明的記憶體結構的製造方法的一實施例中，所述基底例如為矽基底，所述基底的表面為{100}平面，且所述第一溝槽與所述第二溝槽的形成方法包括以下步驟：於所述基底上形成圖案化罩幕層，其中所述圖案化罩幕層暴露出包含所述隔離結構以及所述隔離結構兩側的所述基底的區域；進行濕式蝕刻製程，移除所述隔離結構兩側的所述基底的一部分。所述第一溝槽暴露出的所述基底的表面為{111}平面，且所述第二溝槽暴露出的所述基底的表面為{111}平面。所述第一溝槽暴露出的所述基底的表面與所述基底的頂面的夾角例如介於50度至60度之間，且所述第二溝槽暴露出的所述基底的表面與所述基底的頂面的夾角例如介於50度至60度之間。
在本發明的記憶體結構的製造方法的一實施例中，所述濕式蝕刻製程所使用的蝕刻劑包括氫氧化鉀（KOH）、氫氧化四甲基銨（tetramethyl ammonium hydroxide，TMAH）或乙二胺焦鄰苯二酚（ethylene diamine pyrochatecol，EDP）。
在本發明的記憶體結構的製造方法的一實施例中，所述第一電晶體與述第二電晶體的形成方法包括以下步驟：在形成所述第一溝槽與所述第二溝槽之前，於所述基底上形成第一閘極結構與所述第二閘極結構；在形成所述第一溝槽與所述第二溝槽之後，於所述第一閘極結構兩側的基底中以及所述第二閘極結構兩側的基底中形成所述第一電晶體的源極/汲極區以及於所述第二溝槽的側壁中形成所述第二電晶體的源極/汲極區。
在本發明的記憶體結構的製造方法的一實施例中，在形成所述第一溝槽與所述第二溝槽之前，更包括於所述基底上共形地形成保護層，且在形成所述第一溝槽與所述第二溝槽之後以及在形成所述介電層之前，更包括移除部分保護層且保留位於所述第一電晶體的閘極結構的側壁上與所述第二電晶體的閘極結構的側壁上的所述保護層。
在本發明的記憶體結構的製造方法的一實施例中，所述第一延伸部分例如與所述隔離結構的側壁接觸。
在本發明的記憶體結構的製造方法的一實施例中，所述第一延伸部分例如不與所述隔離結構的側壁接觸。
在本發明的記憶體結構的製造方法的一實施例中，所述第二延伸部分例如與所述隔離結構的側壁接觸。
在本發明的記憶體結構的製造方法的一實施例中，所述第二延伸部分例如不與所述隔離結構的側壁接觸。
基於上述，在本發明的記憶體結構中，電容器設置於兩個電晶體之間，且在電容器中延伸部分自主體部分延伸至隔離結構兩側的基底中，因此可以在不增加佈局面積的情況下增加下電極與上電極之間的耦合率（coupling ratio），進而能夠提高記憶體結構的效能。此外，在本發明的記憶體結構的製造方法中，藉由基底的屬於{111}平面的平面作為濕式蝕刻的終止面，因此在進行上述的濕式蝕刻之後可自然地形成寬度自隔離結構的頂面朝下減小的溝槽，且可以不需藉由控制蝕刻時間來控制溝槽的深度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同的符號標示來說明。
此外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包括但不限於」。
另外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。
圖1A至圖1F為依照本發明第一實施例的記憶體結構的製造流程剖面示意圖。
首先，請參照圖1A，提供基底100。在本實施例中，基底100例如為矽基底，且基底100的表面為{100}平面。然後，於基底100中形成隔離結構102，以定義出主動區（active area，AA）。隔離結構102例如是淺溝槽隔離（shallow trench isolation，STI）結構。隔離結構102的形成方法為本領域技術人員所熟知，於此不另行說明。接著，於基底100上形成閘極結構104與閘極結構106。閘極結構104與閘極結構106藉由隔離結構102而彼此分隔開。在本實施例中，閘極結構104包括依序設置於基底100上的閘介電層104a與閘極104b，而閘極結構106包括依序設置於基底100上的閘介電層106a與閘極106b。閘極結構104與閘極結構106的形成方法為本領域技術人員所熟知，於此不另行說明。
然後，請參照圖1B，於基底100上共形地形成保護層108。保護層108例如為氮化矽層。保護層108用以在後續的蝕刻製程中保護基底100以及形成於基底100上的閘極結構104與閘極結構106。之後，於保護層108上形成圖案化罩幕層110。圖案化罩幕層110例如為圖案化光阻層。圖案化罩幕層110暴露出包括隔離結構102以及隔離結構102兩側的基底100的區域。
接著，請參照圖1C，以圖案化罩幕層110為蝕刻罩幕，進行非等向性蝕刻製程，移除暴露出的保護層108，以暴露出隔離結構102以及隔離結構102兩側的基底100。然後，移除圖案化罩幕層110。在本實施例中，在進行上述的非等向性蝕刻製程之後，保留於基底100上的保護層108可作為後續的蝕刻製程的圖案化罩幕層。接著，以保留於基底100上的保護層108作為蝕刻罩幕，進行濕式蝕刻製程，移除隔離結構102兩側的基底100的一部分，以於隔離結構102兩側的基底100中分別形成溝槽112a與溝槽112b。在本實施例中，所形成的溝槽112a與溝槽112b暴露出隔離結構102的側壁。此外，溝槽112a與溝槽112b的寬度自隔離結構102的頂面朝下減小，亦即溝槽112a與溝槽112b的剖面形狀大致上為倒三角形。
在本實施例中，基底100為矽基底，且基底100的表面為{100}平面。由於矽的{111}平面的蝕刻速率遠低於其他種類平面的蝕刻速率，因此在對基底100進行濕式蝕刻的過程中，被暴露出來的屬於{111}平面的平面可作為濕式蝕刻的終止面。也就是說，在進行濕式蝕刻製程之後，溝槽112a暴露出的基底100的表面為{111}平面，且溝槽112b暴露出的基底100的表面為{111}平面。基於上述特性，溝槽112a暴露出的基底100的表面與基底100的頂面的夾角Θ1可介於50度至60度之間，且溝槽112b暴露出的基底100的表面與基底100的頂面的夾角Θ2可介於50度至60度之間。此外，隔離結構102亦作為濕式蝕刻的終止層。如此一來，在進行上述的濕式蝕刻之後，可自然地形成寬度自隔離結構102的頂面朝下減小的溝槽112a與溝槽112b。在本實施例中，濕式蝕刻製程所使用的蝕刻劑例如為氫氧化鉀、氫氧化四甲基銨或乙二胺焦鄰苯二酚。在本實施例中，藉由{111}平面作為濕式蝕刻的終止面的特性，因此可以不需特別控制進行蝕刻製程的時間來控制溝槽112a與溝槽112b的深度。
然後，請參照圖1D，進行非等向性蝕刻製程，移除部分保護層108，以於閘極結構104與閘極結構106的側壁上形成保護層108a。保護層108a作為設置於閘極結構104與閘極結構106的側壁上的間隙壁。接著，以閘極結構104、閘極結構106與保護層108a作為罩幕，進行離子植入製程，以於閘極結構104兩側的基底100中摻雜區114，以及於閘極結構106兩側的基底100中形成摻雜區116。摻雜區114與摻雜區116的詳細形成方法為本領域技術人員所熟知，於此不另行說明。在本實施例中，由於溝槽112a與溝槽112b暴露出隔離結構102的側壁，因此所形成的摻雜區114僅位於溝槽112a的一側，且所形成的摻雜區116僅位於溝槽112b的另一側。然後，於基底100上形成介電層120。介電層120覆蓋基底100以及形成於基底100上的元件，並填滿溝槽112a與溝槽112b。介電層120例如為氧化矽層。介電層120一般稱為層間介電層（inter-layer dielectric layer）。
在本實施例中，閘極結構104以及摻雜區114形成電晶體118a，而閘極結構106以及摻雜區116形成電晶體118b。摻雜區114與摻雜區116具有不同的導電類型。舉例來說，摻雜區114為N型摻質而使得電晶體118a為N型金屬氧化物半導體電晶體，且摻雜區116為P型摻質而使得電晶體118b為P型金屬氧化物半導體電晶體。反之，電晶體118a為P型金屬氧化物半導體電晶體，而電晶體118b為N型金屬氧化物半導體電晶體。
接著，請參照圖1E，於介電層120中形成溝槽122。溝槽122暴露出隔離結構102、溝槽112a、溝槽112b以及位於隔離結構102兩側的摻雜區114的至少一部分與摻雜區116的至少一部分。溝槽122的形成方法例如是先於介電層120上形成圖案化罩幕層（未繪示），然後進行非等向性蝕刻製程來移除部分介電層120。然後，於基底100上共形地形成用以形成電容器的下電極的導電層124，亦即導電層124形成於溝槽112a的側壁與底面上、溝槽112b的側壁與底面上、溝槽122的側壁與底面上以及隔離結構102的暴露表面上。導電層124例如為氮化鈦層或由鈦層與化鈦層所構成的複合層。接著，於導電層124上共形地形成用以形成電容器的絕緣層的介電層126。介電層126例如為高介電常數（high-K）層。之後，於介電層126上形成用以形成電容器的上電極的導電層128。導電層128填滿溝槽112a、溝槽112b與溝槽122。導電層128例如為由鎢層或由鎢層與氮化鈦層所構成的複合層。
之後，請參照圖1F，進行平坦化製程，移除部分導電層124、部分介電層126與部分導電層128，直到暴露出介電層120的頂面。上述的平坦化製程例如為化學機械研磨製程。在進行平坦化製程之後，形成了電容器130，其包括下電極124a、絕緣層126a與上電極128a，亦即電容器130屬於一般熟知的金屬-絕緣層-金屬（MIM）電容器。如此一來，完成了本實施例的記憶體結構10。此外，後續還可形成與電晶體104連接的接觸窗、與電晶體106連接的接觸窗、與電容器130的上電極128a連接的接觸窗等，其為本領域技術人員所熟知，於此不另行說明。
在本實施例中，在形成導電層124、絕緣層126與導電層128之後進行平坦化製程來完成電容器的製作，但本發明不限於此。在其他實施例中，可視實際情況來改變上述的製程步驟。
在本實施例中，記憶體結構10包括基底100、隔離結構102、電晶體104、電晶體106以及電容器130。電容器130設置於電晶體104與電晶體106之間。電容器130由下電極124a、絕緣層126a與上電極128a構成，其中絕緣層126a位於下電極124a與上電極128a之間。此外，電容器130包括主體部分130a、延伸部分130b以及延伸部分130c，且主體部分130a、延伸部分130b以及延伸部分130c各自包括下電極124a的一部分、絕緣層126a的一部分與上電極128a的一部分。如圖1F所示，主體部分130a設置於隔離結構102上方，延伸部分130b自主體部分130a延伸至隔離結構102的一側的基底100中且與電晶體104的源極/汲極區（位於溝槽112a下方的摻雜區114）連接，而延伸部分130c自主體部分130a延伸至隔離結構102的，另一側的基底100中且與電晶體106的源極/汲極區（位於溝槽112b下方的摻雜區116）連接。
在本實施例中，延伸部分130b的寬度與延伸部分130c的寬度自隔離結構102的頂面朝下減小，亦即延伸部分130b與延伸部分130c的剖面形狀大致上為倒三角形。此外，延伸部分130b與延伸部分130c分別與隔離結構102的側壁接觸。
在記憶體結構10中，電容器130的延伸部分130b與延伸部分130c向下延伸至隔離結構102兩側的基底100中，因此可以在不增加佈局面積以及不增加記憶體結構的厚度的情況下增加下電極124a與上電極128a之間的耦合率，進而提高記憶體結構的效能。
圖2A至圖2E為依照本發明第二實施例的記憶體結構的製造流程剖面示意圖。在本實施例中，與第一實施例相同的元件將以相同的元件符號表示，且不再對其進行說明。
首先，請參照圖2A，在形成圖1B中的保護層108之後，形成圖案化罩幕層200。圖案化罩幕層200例如為圖案化光阻層。在本實施例中，圖案化罩幕層110覆蓋隔離結構102以及隔離結構102兩側的基底100的一部分，且暴露出隔離結構102與閘極結構104、106之間的區域。
然後，請參照圖2B，以圖案化罩幕層200為蝕刻罩幕，進行非等向性蝕刻製程，移除部分保護層108，以暴露出隔離結構102與閘極結構104之間的基底100以及隔離結構102與閘極結構106之間的基底100。然後，移除圖案化罩幕層200。在本實施例中，在進行上述的非等向性蝕刻製程之後，保留於基底100上的保護層108可作為後續的蝕刻製程的圖案化罩幕層。此外，在本實施例中，保護層108覆蓋隔離結構102以及隔離結構102兩側的基底100。接著，以保留於基底100上的保護層108作為蝕刻罩幕，進行濕式蝕刻製程，移除隔離結構102與閘極結構104、106之間的基底100的一部分，以於隔離結構102的兩側的基底100中分別形成溝槽202a與溝槽202b。在本實施例中，所形成的溝槽202a與溝槽202b並未暴露出隔離結構102的側壁。溝槽202a與溝槽202b的寬度自隔離結構102的頂面朝下減小，亦即溝槽202a與溝槽202b的剖面形狀大致上為倒三角形。
在本實施例中，基底100為矽基底，且基底100的表面為{100}平面。由於矽的{111}平面的蝕刻速率遠低於其他種類平面的蝕刻速率，因此在對基底100進行濕式蝕刻的過程中，被暴露出來的屬於{111}平面的平面可作為濕式蝕刻的終止面。也就是說，在進行濕式蝕刻製程之後，溝槽202a暴露出的基底100的表面為{111}平面，且溝槽202b暴露出的基底100的表面為{111}平面。基於上述特性，溝槽202a暴露出的基底100的表面與基底100的頂面的夾角Θ3可介於50度至60度之間，且溝槽202b暴露出的基底100的表面與基底100的頂面的夾角Θ4可介於50度至60度之間。如此一來，在進行上述的濕式蝕刻之後，可自然地形成寬度自隔離結構102的頂面朝下減小的溝槽202a與溝槽202b。在本實施例中，濕式蝕刻製程所使用的蝕刻劑例如為氫氧化鉀、氫氧化四甲基銨或乙二胺焦鄰苯二酚。在本實施例中，藉由{111}平面作為濕式蝕刻的終止面的特性，因此可以不需特別控制進行蝕刻製程的時間來控制溝槽202a與溝槽202b的深度。
接著，請參照圖2C，進行非等向性蝕刻製程，移除部分保護層108，以於閘極結構104與閘極結構106的側壁上形成保護層108a。保護層108a作為設置於閘極結構104與閘極結構106的側壁上的間隙壁。接著，以閘極結構104、閘極結構106與保護層108a作為罩幕，進行離子植入製程，以於閘極結構104兩側的基底100中摻雜區114，以及於閘極結構106兩側的基底100中形成摻雜區116。摻雜區114與摻雜區116的詳細形成方法為本領域技術人員所熟知，於此不另行說明。在本實施例中，由於溝槽202a與溝槽202b並未暴露出隔離結構102的側壁，因此所形成的摻雜區114會位於溝槽202a的相對兩側，且所形成的摻雜區116會位於溝槽202b的相對兩側。然後，於基底100上形成介電層120。介電層120覆蓋基底100以及形成於基底100上的元件，並填滿溝槽112a與溝槽112b。
在本實施例中，閘極結構104以及摻雜區114形成電晶體118a，而閘極結構106以及摻雜區116形成電晶體118b。
然後，請參照圖2D，於介電層120中形成溝槽122。溝槽122暴露出隔離結構102、溝槽202a、溝槽202b以及位於隔離結構102兩側的摻雜區114的至少一部分與摻雜區116的至少一部分。然後，於基底100上共形地形成用以形成電容器的下電極的導電層124，亦即導電層124形成於溝槽202a的側壁與底面上、溝槽202b的側壁與底面上、溝槽122的側壁與底面上以及隔離結構102的暴露表面上。接著，於導電層124上共形地形成用以形成電容器的絕緣層的介電層126。之後，於介電層126上形成用以形成電容器的上電極的導電層128。導電層128填滿溝槽202a、溝槽202b與溝槽122。
之後，請參照圖2E，進行平坦化製程，移除部分導電層124、部分介電層126與部分導電層128，直到暴露出介電層120的頂面。在進行平坦化製程之後，形成了電容器130，其包括下電極124a、絕緣層126a與上電極128a，亦即電容器130屬於一般熟知的金屬-絕緣層-金屬電容器。如此一來，完成了本實施例的記憶體結構20。此外，後續還可形成與電晶體104連接的接觸窗、與電晶體106連接的接觸窗、與電容器130的上電極128a連接的接觸窗等，其為本領域技術人員所熟知，於此不另行說明。
在本實施例中，在形成導電層124、絕緣層126與導電層128之後進行平坦化製程來完成電容器的製作，但本發明不限於此。在其他實施例中，可視實際情況來改變上述的製程步驟。
本實施例的記憶體結構20與第一實施例的記憶體結構10的差別在於：記憶體結構10中的延伸部分130b與延伸部分130c分別與隔離結構102的側壁接觸，而記憶體結構20中的延伸部分130b與延伸部分130c則未與隔離結構102的側壁接觸，亦即與隔離結構102分隔開來。
在記憶體結構20中，電容器130的延伸部分130b與延伸部分130c向下延伸至隔離結構102兩側的基底100中，因此可以在不增加佈局面積以及不增加記憶體結構的厚度的情況下增加下電極124a與上電極128a之間的耦合率，進而提高記憶體結構的效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20:記憶體結構 100:基底 102:隔離結構 104、106:電晶體 104a、106a:閘介電層 104b、106b:閘極: 108、108a:保護層 110、200:圖案化罩幕層 112a、112b、122、202a、202b:溝槽 114、116:摻雜區 118a、118b:電晶體 120、126:介電層 124、128:導電層 124a:下電極 126a:絕緣層 128a:上電極 130:電容器 130a:主體部分 130b、130c:延伸部分 Θ1、Θ2、Θ3、Θ4:夾角
圖1A至圖1F為依照本發明第一實施例的記憶體結構的製造流程剖面示意圖。 圖2A至圖2E為依照本發明第二實施例的記憶體結構的製造流程剖面示意圖。
10:記憶體結構
100:基底
102:隔離結構
104、106:電晶體
104a、106a:閘介電層
104b、106b:閘極
108a:保護層
112a、112b、122:溝槽
114、116:摻雜區
118a、118b:電晶體
120:介電層
124a:下電極
126a:絕緣層
128a:上電極
130:電容器
130a:主體部分
130b、130c:延伸部分

Claims (20)

  1. 一種記憶體結構，包括： 第一電晶體與第二電晶體，設置於基底上； 隔離結構，設置於所述第一電晶體與所述第二電晶體之間的所述基底中；以及 電容器，設置於所述第一電晶體與所述第二電晶體之間，且包括： 主體部分，設置於所述隔離結構上方； 第一延伸部分，自所述主體部分延伸至所述隔離結構的一側的所述基底中且與所述第一電晶體的源極/汲極區連接；以及 第二延伸部分，自所述主體部分延伸至所述隔離結構的另一側的所述基底中且與所述第二電晶體的源極/汲極區連接， 其中所述第一延伸部分的寬度與所述第二延伸部分的寬度自所述隔離結構的頂面朝下減小。
  2. 如申請專利範圍第1項所述的記憶體結構，其中所述第一電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的一者，且所述第二電晶體為N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體中的另一者。
  3. 如申請專利範圍第1項所述的記憶體結構，其中所述第一延伸部分與所述隔離結構的側壁接觸。
  4. 如申請專利範圍第1項所述的記憶體結構，其中所述第一延伸部分不與所述隔離結構的側壁接觸。
  5. 如申請專利範圍第1項所述的記憶體結構，其中所述第二延伸部分與所述隔離結構的側壁接觸。
  6. 如申請專利範圍第1項所述的記憶體結構，其中所述第二延伸部分不與所述隔離結構的側壁接觸。
  7. 如申請專利範圍第1項所述的記憶體結構，其中所述電容器由下電極、上電極以及位於所述下電極與所述上電極之間的絕緣層構成，且所述主體部分、所述第一延伸部分與所述第二延伸部分各自包括所述下電極、所述上電極以及所述絕緣層。
  8. 如申請專利範圍第7項所述的記憶體結構，其中所述第一延伸部分的所述下電極與所述第一電晶體的源極/汲極區連接。
  9. 如申請專利範圍第7項所述的記憶體結構，其中所述第二延伸部分的所述下電極與所述第二電晶體的源極/汲極區連接。
  10. 如申請專利範圍第1項所述的記憶體結構，更包括保護層，設置於所述第一電晶體的閘極結構的側壁上與所述第二電晶體的閘極結構的側壁上。
  11. 一種記憶體結構的製造方法，包括： 於基底中形成隔離結構； 於所述基底上形成第一電晶體與第二電晶體，其中所述第一電晶體與第二電晶體分別位於所述隔離結構的兩側；以及 於所述第一電晶體與所述第二電晶體之間形成電容器，其中所述電容器包括： 主體部分，設置於所述隔離結構上方； 第一延伸部分，自所述主體部分延伸至所述隔離結構的一側的所述基底中且與所述第一電晶體的源極/汲極區連接；以及 第二延伸部分，自所述主體部分延伸至所述隔離結構的另一側的所述基底中且與所述第二電晶體的源極/汲極區連接， 其中所述第一延伸部分的寬度與所述第二延伸部分的寬度自所述隔離結構的頂面朝下減小。
  12. 如申請專利範圍第11項所述的記憶體結構的製造方法，其中所述電容器的形成方法包括： 於所述隔離結構的兩側的所述基底中分別形成第一溝槽與第二溝槽，其中所述第一溝槽的寬度與所述第二溝槽的寬度自所述隔離結構的頂面朝下減小； 於所述基底上形成介電層，其中所述介電層覆蓋所述第一電晶體的第一閘極結構與所述第二電晶體的第二閘極結構並填滿所述第一溝槽與所述第二溝槽； 於所述介電層中形成第三溝槽，其中所述第三溝槽暴露出所述隔離結構、所述第一溝槽、所述第二溝槽以及位於所述隔離結構兩側的所述第一電晶體的源極/汲極區的至少一部分與所述第二電晶體的源極/汲極區的至少一部分； 於所述第一溝槽的側壁與底面上、所述第二溝槽的側壁與底面上、於所述第三溝槽的側壁與底面上以及所述隔離結構的暴露表面上形成下電極； 於所述下電極上形成絕緣層；以及 於所述絕緣層上形成上電極。
  13. 如申請專利範圍第12項所述的記憶體結構的製造方法，其中所述基底為矽基底，所述基底的表面為{100}平面，且所述第一溝槽與所述第二溝槽的形成方法包括： 於所述基底上形成圖案化罩幕層，其中所述圖案化罩幕層暴露出包含所述隔離結構以及所述隔離結構兩側的所述基底的區域；以及 進行濕式蝕刻製程，移除所述隔離結構兩側的所述基底的一部分， 其中所述第一溝槽暴露出的所述基底的表面為{111}平面，且所述第二溝槽暴露出的所述基底的表面為{111}平面，以及 其中所述第一溝槽暴露出的所述基底的表面與所述基底的頂面的夾角介於50度至60度之間，且所述第二溝槽暴露出的所述基底的表面與所述基底的頂面的夾角介於50度至60度之間。
  14. 如申請專利範圍第13項所述的記憶體結構的製造方法，其中所述濕式蝕刻製程所使用的蝕刻劑包括氫氧化鉀、氫氧化四甲基銨或乙二胺焦鄰苯二酚。
  15. 如申請專利範圍第12項所述的記憶體結構的製造方法，其中所述第一電晶體與述第二電晶體的形成方法包括： 在形成所述第一溝槽與所述第二溝槽之前，於所述基底上形成第一閘極結構與所述第二閘極結構；以及 在形成所述第一溝槽與所述第二溝槽之後，於所述第一閘極結構兩側的基底中以及所述第二閘極結構兩側的基底中形成所述第一電晶體的源極/汲極區以及於所述第二溝槽的側壁中形成所述第二電晶體的源極/汲極區。
  16. 如申請專利範圍第12項所述的記憶體結構的製造方法，其中在形成所述第一溝槽與所述第二溝槽之前，更包括於所述基底上共形地形成保護層，且在形成所述第一溝槽與所述第二溝槽之後以及在形成所述介電層之前，更包括移除部分保護層且保留位於所述第一電晶體的閘極結構的側壁上與所述第二電晶體的閘極結構的側壁上的所述保護層。
  17. 如申請專利範圍第11項所述的記憶體結構的製造方法，其中所述第一延伸部分與所述隔離結構的側壁接觸。
  18. 如申請專利範圍第11項所述的記憶體結構的製造方法，其中所述第一延伸部分不與所述隔離結構的側壁接觸。
  19. 如申請專利範圍第11項所述的記憶體結構的製造方法，其中所述第二延伸部分與所述隔離結構的側壁接觸。
  20. 如申請專利範圍第11項所述的記憶體結構的製造方法，其中所述第二延伸部分不與所述隔離結構的側壁接觸。
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