JP2011014750A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】活性領域における電界の部分的な集中を防止する。
【解決手段】半導体装置は、分離絶縁領域（６）に囲まれた活性領域に形成された第１の拡散領域と第２の拡散領域と、第１の拡散領域と第２の拡散領域との間に形成された溝状のトレンチ領域と、トレンチ領域上に形成されたゲート絶縁膜（１０）と、トレンチ領域を埋め込むようにゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート絶縁膜と分離絶縁領域とで挟まれた領域のうち上層側に位置する領域に形成された保護絶縁膜（４）と、を備える。
【選択図】図９

Description

本発明は、半導体装置及びその製造方法に関し、特に、電界効果トランジスタを備える半導体装置及びその製造方法に関する。
半導体装置の高集積化のため、トランジスタサイズの縮小化が求められている。ところが、プレーナ型の電界効果トランジスタでは、そのサイズを縮小しようとすると、ゲート幅縮小のため短チャネル効果が生じると共に、チャネル領域の幅も減少して駆動電流が低下するという問題を生じる。このため、プレーナ型の電界効果トランジスタのサイズ縮小化は困難である。
上述した問題を引き起こすことなくトランジスタサイズの縮小化を可能にする方法として、トランジスタの構造を３次元構造とする方法が知られている。例えば、ゲート電極をシリコン基板に埋め込むトレンチゲート型構造を採用することにより、ゲート幅を拡大することができる。また、活性領域を薄い壁状にしたフィン型構造を採用することにより、チャネル幅を拡大することができる。
特許文献１には、トレンチゲート型構造とフィン型構造の両者を組み合わせた構造を採用した半導体装置が記載されている。この半導体装置は、分離絶縁領域とトレンチ領域とに挟まれた活性領域の突出部と、この突出部を横切るように形成されたゲート絶縁膜及びゲート電極とを有している。そして、突出部がチャネル領域として利用される。
特開２００５−５７２９３号公報
特許文献１に記載された半導体装置では、突出部を横切るようにゲート絶縁膜及びゲート電極が形成されている。即ち、突出部の上面から両側壁にかけてゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成されている。この構成では、突出部の上部側の周囲が、ゲート酸化膜を介してゲート電極によって囲まれる。それゆえ、ゲート電極に電圧を印加すると、突出部の上部先端付近では、側壁側のゲート電極による電界と上面側のゲート電極による電界とが重なって発生する。つまり、この構成において発生する電界は、突出部の先端周辺に特に集中して増大することになり、その結果、ゲート酸化膜の絶縁耐圧が劣化し、最終的に絶縁破壊に至るおそれがある。
本発明の一実施の形態に係る半導体装置は、分離絶縁領域に囲まれた活性領域に形成された第１の拡散領域と第２の拡散領域と、前記第１の拡散領域と前記第２の拡散領域との間に形成された溝状のトレンチ領域と、前記トレンチ領域上に形成されたゲート絶縁膜と、前記トレンチ領域を埋め込むように前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜と前記分離絶縁領域とで挟まれた領域のうち上層側に位置する領域に形成された保護絶縁膜と、を備えることを特徴とする。
ゲート絶縁膜と分離絶縁領域とで挟まれた領域の上層側に保護絶縁膜を設けることで、その領域の下層側に位置する活性領域の上面とゲート絶縁膜及びゲート電極との距離を大きくし、これにより、活性領域における電界の部分的な集中を防止する。なお、上面から電界を遮断すると、その分だけチャネル領域の幅が減少して、トランジスタの駆動電流が低下することになる。しかし、チャネル領域の全体幅に対する上面の占有割合は低く、今後半導体装置の小型化とともにその割合は低下していくので、本実施の形態に係る半導体装置のように、チャネル領域の上面から電界が発生しない構造としても、トランジスタの駆動電流は、上面からの電界があった場合と比べて、さほど変わらない。
本発明の一実施の形態に係る半導体装置の製造工程を説明するためのフローチャートである。 本発明の一実施の形態に係る半導体装置の製造工程における一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。 図２に示す状態よりも後の一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。 図３に示す状態よりも後の一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。 図４に示す状態よりも後の一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。 図５に示す状態よりも後の一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。 図６に示す状態よりも後の一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。 図７に示す状態よりも後の一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。 図８に示す状態よりも後の一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。 図９に示す状態よりも後の一工程後の状態を示す（ａ）平面図、（ｂ）Ａ−Ａ線断面図、及び（ｃ）Ｄ−Ｄ線断面図である。
以下、図面を参照して本発明を実施するための形態について詳細に説明する。ここでは、半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）を取り上げ、特にそれに用いられるトランジスタ、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、の製造プロセスについて説明する。
図１は、ＭＯＳＦＥＴの製造プロセスを説明するためのフローチャートである。ただし、ここでは主要部（ＳＴＩ：Shallow Trench Isolation、ゲート電極、セルコンタクト等）の形成工程のみを示しており、不純物拡散等の工程については省略している。不純物拡散等の工程については、公知の方法を用いることができる。
以下、図１に加え、図２乃至図１０を参照して、トランジスタの製造プロセスについて詳細に説明する。
まず、図２（ａ），（ｂ）及び（ｃ）に示すように、シリコン（Ｓｉ）基板１上に、所定形状の窒化シリコン（ＳｉＮ）膜２を形成する。ここで、図２（ａ）は、トランジスタの単位セルに相当する領域を示す平面図であり、図２（ｂ）は、図２（ａ）におけるＡ−Ａ線断面図、図２（ｃ）は、図２（ａ）におけるＤ−Ｄ線断面図である。なお、図３以降の各図においても同様であって、（ａ）は、トランジスタの単位セルに相当する領域を示す平面図、（ｂ）は（ａ）におけるＡ−Ａ線断面図、（ｃ）は（ａ）におけるＤ−Ｄ線断面図である。
図２（ａ），（ｂ）及び（ｃ）に示す所定形状の窒化シリコン膜２は、以下のように形成される。
まず、シリコン基板１を用意し、その表面上の全面に窒化シリコン膜２を形成する（ステップＳ１０１）。この窒化シリコン膜２は、例えば、減圧ＣＶＤ法により、膜厚１００ｎｍに形成される。
次に、リソグラフィ技術を用いて、窒化シリコン膜２上に所定形状のレジスト膜を形成する（ステップＳ１０２）。即ち、レジストの塗布、露光及び現像を行い、所定形状のレジスト膜を形成する。なお、所定の形状は、後に形成される活性領域の形状に対応する。
次に、窒化シリコン膜２上のレジスト膜をマスクとして、窒化シリコン膜２をドライエッチングし、マスクパターンを窒化シリコン膜２に転写する（ステップＳ１０３）。その後、レジスト膜を除去する（ステップＳ１０４）。
以上の工程により、シリコン基板１上に所定形状の窒化シリコン膜２が形成される。所定形状の窒化シリコン膜２は、シリコン基板１の活性領域上に位置している。本実施の形態では、トランジスタの単位セル領域内に、互いに並列に配置された同一形状の複数（ここでは３つ）の活性領域が形成されるものとする。
次に、窒化シリコン膜２をマスクとして、シリコン基板１をドライエッチングし、図３（ａ），（ｂ）及び（ｃ）に示すように、トレンチ領域（ＳＴＩ）３を形成する（ステップＳ１０５）。このときのエッチング深さは、例えば６５ｎｍである。ここでのドライエッチングには、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を用いることができる。その場合のエッチング条件は、例えば、ソースパワー：１０００Ｗ、高周波パワー：５０〜２００Ｗ、圧力：５〜２０ｍＴｏｒｒ、ステージ温度：２０〜４０℃、エッチングガス：ＳＦ６（９０ｓｃｃｍ）及びＣｌ２（１００ｓｃｃｍ）、とすることができる。
次に、ケイ酸ガラス（ＮＳＧ：Non-doped Silicate Glass）膜４を成膜して、図４（ａ），（ｂ）及び（ｃ）に示すように、シリコン基板１及び窒化シリコン膜２の露出面全面を被覆する（ステップＳ１０６）。これにより、トレンチ領域３の側面部（シリコン基板１の活性領域の側面及び窒化シリコン膜２の側面）もまたケイ酸ガラス膜４に覆われる。ケイ酸ガラス膜４は、例えば、減圧ＣＶＤ法により、膜厚１５ｎｍに形成される。
次に、ケイ酸ガラス膜４をエッチバックし、図５（ａ），（ｂ）及び（ｃ）に示すように、トレンチ領域３の側面部にケイ酸ガラス膜４を残したまま、シリコン基板１と窒化シリコン膜２の上のケイ酸ガラス膜４を除去する（ステップＳ１０７）。
次に、窒化シリコン膜２及びケイ酸ガラス膜４をマスクとして、ドライエッチングを行い、図６（ａ），（ｂ）及び（ｃ）に示すように、トレンチ領域３の深さを増大させ、分離絶縁領域であるトレンチ領域５を形成する（ステップＳ１０８）。このドライエッチングは、ステップＳ１０５のものと同一の条件で行うことができる。エッチング深さは例えば、６５ｎｍである。ステップＳ１０５のエッチングとステップＳ１０８のエッチングの深さが夫々６５ｎｍのとき、トータル深さは１３０ｎｍとなる。
図６（ｂ）及び（ｃ）から理解されるように、トレンチ領域３の側面部に残したケイ酸ガラス膜４の下では、シリコン基板１のエッチングが進行せず、シリコン基板１がそのまま残留している。その結果、図６（ｃ）に示すように、トレンチ領域５を規定するケイ酸ガラス膜４及びシリコン基板１の残留部分の側面は、左右対称な形状となる。このシリコン基板の残留部分が、後に明らかとなるようにチャネル領域として利用される領域である。そのため、この部分が左右非対称になると、後に製造される半導体装置の特性がばらつく原因となる。
次に、図７（ａ），（ｂ）及び（ｃ）に示すように、酸化シリコン（ＳｉＯ２）膜６により、トレンチ領域５を埋め込むとともに、活性領域７の上面を露出させる。
まず、トレンチ領域５を埋め込むため、酸化シリコン膜６を全面に成膜する（ステップＳ１０９）。例えば、プラズマＣＶＤ法により、膜厚４８０ｎｍのＳｉＯ２膜を形成することにより、トレンチ領域５を埋め込むことができる。
次に、シリコン基板１の活性領域７上に残した窒化シリコン膜２をストッパとして、酸化シリコン膜６に対してＣＭＰ（Chemical Mechanical Polishing）処理を行い、不要なＳｉＯ２を除去する（ステップＳ１１０）。
その後、例えば燐酸を用いたウエットエッチングにより、残留している窒化シリコン膜２を除去し、活性領域７の上面を露出させる（ステップＳ１１１）。このとき、トレンチ領域５を埋め込んでいる酸化シリコン膜６も希釈フッ化水素酸でのウェットエッチングにより、活性領域７の上面位置と酸化シリコン膜６の上面位置とは一致させることができる。
こうして、図７（ａ），（ｂ）及び（ｃ）に示すように、トレンチ領域５が酸化シリコン膜６によって埋め込まれ、かつ活性領域７の上面が露出した構造が得られる。
次に、図８（ａ），（ｂ）及び（ｃ）に示すように、活性領域７の各々に一対のゲートトレンチ８を形成する。ゲートトレンチ８の形成は、例えば、以下のように行われる。
まず、酸化シリコン膜６及び活性領域７の表面上にレジスト膜を形成する。続いて、リソグラフィ技術により、形成したレジスト膜のゲートトレンチに対応する領域に開口を形成する（ステップＳ１１２）。そして、このレジスト膜をマスクとして、ドライエッチングを行い、活性領域７の一部にトレンチ（ゲートトレンチ８）を形成する（ステップＳ１１３）。その後、レジスト膜を除去する（ステップＳ１１４）。
こうして、図８（ａ），（ｂ）及び（ｃ）に示すように、活性領域７の各々に一対のゲートトレンチ８が形成される。ゲートトレンチ８の深さは、例えば、６５ｎｍである。
図８（ａ）及び（ｂ）において、各活性領域の中央に位置する領域、即ち一対のゲートトレンチ８に挟まれた領域、がソース領域（第１の拡散領域）となる。また、同図において各活性領域の両端側に位置する領域が、ドレイン領域（第２の拡散領域）となる。このように、ゲートトレンチ８は、第１の拡散領域と一対の第２の拡散領域の夫々との間に溝状に形成される。
また、図８（ｃ）に示すように、各活性領域は、第１の拡散領域と各第２の拡散領域との間に位置する領域において、その断面形状が凹形状となる。つまり、ゲートトレンチ８を挟み、互いに距離をおいて対向する一対の突起部（フィン部）９，９’が形成される。これら突起部９，９’がチャネル領域として利用される。これら突起部９，９’の上には、ほぼ同一形状（フィン形状）のケイ酸ガラス膜４が絶縁膜として存在する。なお、ゲートトレンチ８は、その底部がトレンチ５の底部よりも浅い位置（酸化シリコン膜６の下面よりも上の位置）となるように形成されることが望ましい。
次に、図９（ａ），（ｂ）及び（ｃ）に示すように、ゲートを形成する。ゲートの形成は以下のように行われる。
まず、ゲート酸化膜（ＳｉＯ２膜）１０を、例えば膜厚２〜６ｎｍ成膜し（ステップＳ１１５）、続いて、ゲート電極１１を形成する（ステップＳ１１６）。ゲート電極１１は、例えば、膜厚６０ｎｍのＤＯＰＳ（Doped Poly Silicon）と膜厚３５ｎｍのタングステン膜との積層膜とすることができる。
次に、マスク窒化シリコン膜１２を、例えば膜厚２００ｎｍとなるように成膜し（ステップＳ１１７）、レジストを用いたリソグラフィとドライエッチングにより、マスク窒化シリコン膜１２、ゲート電極１１及びゲート酸化膜１０を所定形状に加工する（ステップＳ１１８〜Ｓ１１９）。その後、レジストを除去する（ステップＳ１２０）。
こうして、ゲートトレンチ領域上にゲート絶縁膜であるゲート酸化膜１０が形成される。換言すると、突起部９，９’の側面を含むゲートトレンチ８を規定する活性領域７の表面上及び突起部９，９’の上のケイ酸ガラス膜４の側面及び上面にかけてゲート絶縁膜が形成される。また、そのゲート絶縁膜上に、ゲートトレンチ領域を埋め込むようにゲート電極１１が形成される。その結果、図９（ｃ）に見られるように、ゲート絶縁膜（ゲート酸化膜１０）と分離絶縁領域（酸化シリコン膜６）との間の領域のうち上層側の領域には、ケイ酸ガラス膜４が保護絶縁膜として存在する。その領域のうち下層側の領域は、チャネル領域となる。
次に、保護窒化シリコン膜１３を、例えば膜厚２０〜３０ｎｍ形成し（ステップＳ１２１）、エッチバックを行って、ゲート側壁部に保護窒化シリコン膜１３を残留させる（ステップＳ１２２）。
以上の工程により、複数の活性領域を横切るようにゲートが形成される。
次に、図１０（ａ），（ｂ）及び（ｃ）に示すように、ソース電極及びドレイン電極等の形成を行う。
まず、活性領域にシリコンエピタキシャル層１４を、例えば、２０〜３０ｎｍ成長させる（ステップＳ１２３）。
次に、ＳＯＤ（Spin On Dielectrics）膜１５を、例えば、膜厚４００ｎｍで形成し（ステップＳ１２４）、マスク窒化シリコン膜１２をストッパとしてＣＭＰを行って不要なＳＯＤ膜１５を除去する（ステップＳ１２５）。
次に、レジストを用いたリソグラフィとドライエッチングとにより、ＳＯＤ膜１５にセルコンタクトホール１６を形成する（ステップＳ１２６〜Ｓ１２７）。その後、レジストを除去する（ステップＳ１２８）。
次に、セルコンタクトホール１６内にコンタクトプラグ１７を形成する。コンタクトプラグ１７は、チタン、窒化チタン及びタングステンの積層膜として構成することができる。例えば、チタンを膜厚１０ｎｍ，窒化チタンを膜厚１０ｎｍ，タングステンを膜厚１００ｎｍ順次形成し（ステップＳ１２９）、ＣＭＰにより不要なタングステン、窒化チタン及びチタンを除去する（ステップＳ１３０）。こうしてコンタクトプラグ１７がセルコンタクトホール１６内に形成される。
以上のようにして、半導体装置が製造される。
本実施の形態に係る半導体装置では、ゲート絶縁膜（ゲート酸化膜１０）と分離絶縁膜（酸化シリコン膜６）とで挟まれた領域のうち上層側に位置する領域に保護絶縁膜（ケイ酸ガラス膜４）を備えている。それゆえ、ゲート電極１１から突起部９，９’に対して電圧を印加したとき、少なくとも突起部９，９’の上面から電界は生じない。その結果、突起部９，９’に生じる電界が緩和され、電界集中に起因した問題点は解決される。
また、本実施の形態に係る半導体装置では、単位セル内に、複数の活性領域を並列に形成している。このため、第１の拡散領域と第２の拡散領域との間には、複数のチャネル領域が並列して存在することになる。このため、これら複数のチャネル領域を同時に使用することで、トランジスタの駆動電流を増大させることができる。
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において種々の変更、変形が可能である。例えば、上記実施の形態では、単位セル内に３個の活性領域を並列に設ける場合について説明したが、１個でもよいし、２個又は４個以上であってもよい。
１ シリコン基板
２ 窒化シリコン膜
３ トレンチ領域
４ ケイ酸ガラス膜
５ トレンチ領域
６ 酸化シリコン膜
７ 活性領域
８ ゲートトレンチ
９，９’ 突起部
１０ ゲート酸化膜
１１ ゲート電極
１２ マスク窒化シリコン膜
１３ 保護窒化シリコン膜
１４ シリコンエピタキシャル層
１５ ＳＯＤ膜
１６ セルコンタクトホール
１７ コンタクトプラグ

Claims (9)

  1. 分離絶縁領域に囲まれた活性領域に形成された第１の拡散領域と第２の拡散領域と、
    前記第１の拡散領域と前記第２の拡散領域との間に形成された溝状のトレンチ領域と、
    前記トレンチ領域上に形成されたゲート絶縁膜と、
    前記トレンチ領域を埋め込むように前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート絶縁膜と前記分離絶縁領域とで挟まれた領域のうち上層側に位置する領域に形成された保護絶縁膜と、
    をさらに備えることを特徴とする半導体装置。
  2. 前記ゲート絶縁膜と前記分離絶縁領域とで挟まれた領域のうち下層側に位置する領域に形成されたチャネル領域を備えることを特徴とする請求項１に記載された半導体装置。
  3. 前記第１の拡散領域の両側に前記第２の拡散領域が夫々設けられていることを特徴とする請求項１又は２に記載された半導体装置。
  4. トランジスタの単位セル内に、前記活性領域が互いに並列に複数個設けられていることを特徴とする請求項１又は２に記載された半導体装置。
  5. 活性領域に形成されたフィン部と、
    該フィン部の上面に形成されたフィン形状の保護絶縁膜と、
    前記フィン部及び前記保護絶縁膜の側面から前記保護絶縁膜の上面にかけて形成されたゲート絶縁膜と、
    該ゲート絶縁膜上に形成されたゲート電極と、
    を備えることを特徴とする半導体装置。
  6. 前記フィン部が、互いに距離を置いて対向するように２個設けられていることを特徴とする請求項５に記載された半導体装置。
  7. 前記フィン部及び前記保護絶縁膜の側面が、ゲートトレンチの一部を規定し、前記ゲート電極が前記ゲートトレンチを埋め込むように形成されていることを特徴とする請求項５又は６に記載された半導体装置。
  8. シリコン基板をエッチングしてトレンチ領域を形成する工程と、
    前記トレンチ領域の側面に絶縁膜を形成する工程と、
    前記絶縁膜を残したまま前記シリコン基板をさらにエッチングして、前記トレンチ領域の深さを増大させる工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 前記トレンチ領域とは異なる領域の前記シリコン基板を部分的にエッチングして、前記絶縁膜の下にフィン部を形成する工程をさらに有することを特徴とする請求項８に記載された半導体装置の製造方法。
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