KR102423375B1 - 고전압 디바이스의 격리를 위한 깊은 트렌치 격리 구조물의 프로필 - Google Patents

고전압 디바이스의 격리를 위한 깊은 트렌치 격리 구조물의 프로필 Download PDF

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Abstract

일부 실시예들에서, 본 개시는 활성층과 베이스층 사이에 절연체층을 갖는 실리콘-온-인슐레이터(SOI) 기판을 포함하는 집적 칩에 관한 것이다. SOI 기판의 전면 상에 반도체 디바이스 및 얕은 트렌치 격리(STI) 구조물이 배치된다. 반도체 코어 구조물은 반도체 디바이스를 연속적으로 둘러싸고 STI 구조물을 통해 SOI 기판의 후면을 향해 연장된다. 제1 절연체 라이너 부분 및 제2 절연체 라이너 부분은 반도체 코어 구조물의 제1 최외측 측벽 및 제2 최외측 측벽을 둘러싼다. 제1 및 제2 절연체 라이너 부분은 각각 제1 돌출부 및 제2 돌출부를 갖는다. 제1 및 제2 돌출부는 STI 구조물과 SOI 기판의 절연체층 사이에 배열된다.

Description

고전압 디바이스의 격리를 위한 깊은 트렌치 격리 구조물의 프로필{PROFILE OF DEEP TRENCH ISOLATION STRUCTURE FOR ISOLATION OF HIGH-VOLTAGE DEVICES}
[관련 출원의 참조]
본 출원은 2019 년 10 월 30 일에 출원된 미국 가출원 번호 제62/927,926호의 이익을 주장하며, 그 내용 전체가 본 명세서에 참조로서 통합된다.
현대의 집적 칩들은 반도체 기판(예를 들어, 실리콘) 상에 형성된 수백만 또는 수십억 개의 반도체 디바이스들을 포함한다. 집적 칩(IC)들은 IC의 응용에 따라 많은 다른 유형의 반도체 디바이스들을 사용할 수 있다. IC의 면적을 줄이기 위해, 반도체 디바이스들은 서로 근접하여 형성될 수 있다. 반도체 디바이스들 사이의 간섭을 방지하기 위해, IC에서의 디바이스 격리를 위한 기술들 및/또는 피처들이 연구되고 있다. 그 중에서도, 깊은 트렌치 격리 구조물(deep trench isolation structure)들은, IC 상의 넓은 영역을 희생시키지 않으면서 디바이스 성능을 향상시키기 위해, 반도체 디바이스들 사이에 전기적 격리를 제공하기 위한 유망한 후보이다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부들이 비율에 맞게 그려지지 않는다는 점을 유념한다. 실제로, 다양한 특징부들의 치수들은 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는, 반도체 디바이스를 둘러싸는 깊은 트렌치 격리 구조물을 갖고, 반도체 코어 구조물의 최외측 측벽들을 덮는 절연체 라이너 구조물을 포함하는 집적 칩의 일부 실시예들의 다양한 도면들을 도시한다.
도 2 내지 도 6은 반도체 코어 구조물의 최외측 측벽들을 덮는 절연체 라이너 구조물을 포함하는 깊은 트렌치 격리 구조물의 일부 다양한 실시예들의 단면도들을 도시하고, 여기서 절연체 라이너 구조물은 제1 및 제2 돌출부를 포함한다.
도 7은 콘택 비아에 결합된 깊은 트렌치 격리 구조물을 갖는 집적 칩의 일부 추가 실시예들의 단면도를 도시한다.
도 8a 내지 도 18은, 폭을 증가시키고 이에 따라 깊은 트렌치 격리 구조물의 절연체 라이너의 신뢰성을 증가시키기 위해, 등방성 에칭을 포함하는, 기판에 깊은 트렌치 격리 구조물을 형성하는 방법의 일부 실시예들의 다양한 도면들을 도시한다.
도 19는, 도 8a 내지 도 18을 설명하는 방법의 일부 실시예들의 흐름도를 도시한다.
본 개시는 제공된 주제의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 구성 요소들 및 배열들의 특정 예시들이 아래에 기술된다. 이들은 물론 단지 예시들이며, 제한하는 것을 의도하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 위에서의 또는 제2 특징부 상에서의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 추가적인 특징부들이 제1 및 제2 특징부 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예시들에서 도면 부호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
또한, "밑", "아래", "저부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부들의 관계를 설명하기 위해 설명의 용이성을 위해서 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로), 본 명세서에서 사용되는 공간적으로 상대적인 설명자들은 이에 따라 유사하게 해석될 수 있다.
일부 응용들에서, 하나 이상의 반도체 디바이스가 동일한 기판 상에 집적될 수 있다. 그러나, 디바이스 크기가 감소하고 전압 동작 조건이 증가함에 따라(예를 들어, 100 볼트 초과), 전류 누설, 반도체 디바이스들 간의 크로스토크(cross-talk) 및/또는 최종 디바이스 성능 저하를 방지하기 어려워질 수 있다. 전류 누설 및 디바이스 성능 저하를 완화시키기 위해, 일부 실시예들에서, 예를 들어, 다수의 반도체 디바이스들이, 활성층과 베이스층(base layer) 사이에 절연체층을 포함하는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기판 상에 집적될 수 있다. 다른 실시예들에서, 반도체 디바이스들을 서로 더 가깝게 배열하고, 보다 신뢰성 있는 디바이스 격리를 제공하기 위해, 반도체 디바이스들이 서로 전기적으로 분리되도록 격리 구조물들이 형성될 수 있다. 예를 들어, 폴리실리콘으로 충전된 깊은 트렌치 격리(DTI) 구조물이 각각의 반도체 디바이스들을 연속적으로 둘러싸도록 형성될 수 있다. DTI 구조물은 폴리실리콘이 SOI 기판의 베이스층과 접촉하도록 베이스층 내로 연장될 수 있다. 전기적 격리를 달성하고 디바이스 성능을 향상시키기 위해, 동작 중에 SOI 기판의 베이스층을 접지시키도록 폴리실리콘이 접지될 수 있다.
예를 들어, SOI 기판에 DTI 구조물을 형성하기 위해, 활성층의 상부 표면으로부터 절연체층을 통해 연장되어 베이스층을 노출시키는 트렌치가 형성된다. 트렌치를 라이닝하도록 절연체 라이너가 형성된다. SOI 기판의 베이스층으로부터 절연체 라이너를 제거하기 위해 제거 프로세스가 수행될 수 있는 한편, 절연체 라이너는 SOI 기판의 활성층 및 절연체층에 의해 정의된 트렌치의 측벽들 상에 남아있다. 그러나, 제거 프로세스는 절연체 라이너의 상위 부분들의 두께를 감소시키고, DTI 구조물의 효과를 저하시킬 수 있다. 예를 들어, 절연체 라이너가 너무 얇은 경우, 절연체 라이너의 항복 전압이 너무 작을 수 있고, 절연체 라이너는 동작 동안 반도체 디바이스에 의해 생성된 전압 바이어스에 의해 파괴(break down)될 수 있다.
본 개시의 다양한 실시예들은, SOI 기판의 베이스층으로부터 절연체 라이너를 제거하기 위한 제거 프로세스가 수행될 때 절연체 라이너의 상위 부분들의 두께를 증가시키는 것에 의한, DTI 구조물을 형성하는 방법에 관한 것으로, 절연체 라이너의 두께 감소는 DTI 구조물 성능에 영향을 미치지 않는다. 따라서, 일부 실시예들에서, 결과적인 DTI 구조물은, 반도체 디바이스를 둘러싸고, 반도체 디바이스에 의해 생성된 전압 바이어스보다 큰 항복 전압을 갖는 절연체 라이너를 갖는다.
도 1a는 반도체 디바이스를 둘러싸는 깊은 트렌치 격리(DTI) 구조물을 갖는 집적 칩의 일부 실시예들의 단면도(100A)를 도시한다.
도 1a의 집적 칩은 실리콘-온-인슐레이터(SOI) 기판(101) 내에 매립된 DTI 구조물(110)을 포함한다. SOI 기판(101)은 베이스층(102)과 활성층(106) 사이에 절연체층(104)을 포함한다. 일부 실시예들에서, DTI 구조물(110)은 SOI 기판(101)의 전면(101f)으로부터 SOI 기판(101)의 후면(101b)을 향해 제1 높이(h1)까지 연장되고, 베이스층(102)과 접촉한다. 제1 높이(h1)는 SOI 기판(101)의 전면(101f)에 실질적으로 수직한 제1 방향(124)으로 측정될 수 있다. 일부 실시예들에서, 제1 높이(h1)는, 예를 들어 대략 4 마이크로미터와 대략 8 마이크로미터 사이의 범위에 있다. 일부 실시예들에서, 집적 칩은 SOI 기판(101)의 전면(101f)으로부터 활성층(106) 내로 연장되는 얕은 트렌치 격리(STI) 구조물(108)을 더 포함한다. 이러한 실시예들에서, DTI 구조물(110)은 STI 구조물(108)을 완전히 관통하여 연장될 수 있다.
DTI 구조물(110)은 반도체 코어 구조물(112)의 최외측 측벽들을 둘러싸는 절연체 라이너 구조물(114)을 포함한다. 일부 실시예들에서 반도체 코어 구조물(112)의 최하부 표면(112b)은 절연체 라이너 구조물(114)에 의해 덮이지 않으며, 반도체 코어 구조물(112)의 최하부 표면(112b)은 SOI 기판(101)의 베이스층(102)과 직접 접촉한다. 일부 실시예들에서, 절연체 라이너 구조물(114)은 반도체 코어 구조물(112)을 절연체층(104), 활성층(106) 및 STI 구조물(108)로부터 분리한다.
일부 실시예들에서, DTI 구조물(110)은 반도체 디바이스(120)를 연속적이고 완전하게 둘러싼다. 반도체 디바이스(120)는, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 트랜지스터 디바이스일 수 있지만, 다른 실시예들에서는, 예를 들어, 다중 트랜지스터 디바이스들을 포함하는, 바이폴라 상보성 금속 산화물 반도체 이중 확산 금속 산화물 반도체(BCD) 디바이스일 수 있다. 따라서, 일부 실시예들에서, 반도체 디바이스(120)는 적어도 드레인 전압 단자(VD)에 결합된 드레인 영역(120a), 소스 전압 단자(Vs)에 결합된 소스 영역(120b), 및 게이트 유전체층(120c) 위에 배열되고 게이트 전압 단자(VG)에 결합된 게이트 전극(120d)을 포함할 수 있다.
일부 실시예들에서, 반도체 디바이스(120)는, 예를 들어 100 볼트보다 큰 것으로서 정량화 될 수 있는 고전압 조건들에서 동작할 수 있다. 다른 유형의 반도체 디바이스들 및/또는 동작 전압 값들 또한 본 개시의 범위 내에 있다는 것이 이해될 것이다. 일부 실시예들에서, DTI 구조물(110)은 격리 전압 단자(Vi)에 결합될 수 있다. 일부 실시예들에서, SOI 기판(101) 상에 집적된 다른 디바이스들을 전기적으로 격리시키기 위해, 반도체 코어 구조물(112) 및 베이스층(102)을 접지시키도록 동작 동안 격리 전압 단자(Vi)는 접지될 수 있다. 다른 실시예들에서, SOI 기판(101) 상에 집적된 다른 디바이스들을 전기적으로 격리시키기 위해, 0이 아닌 전압 바이어스들이 격리 전압 단자(Vi)에 인가될 수 있다.
또한, 일부 실시예들에서, 절연체 라이너 구조물(114)은, 반도체 코어 구조물(112)의 제1 최외측 측벽(112f)을 덮는 제1 부분(114x)을 포함하고, 반도체 코어 구조물(112)의 제2 최외측 측벽(112s)을 덮는 제2 부분(114y)을 포함한다. 일부 실시예들에서, 절연체 라이너 구조물(114)의 제1 부분(114x)은 DTI 구조물(110)의 제1 높이(h1)에 걸쳐 변화하는 제1 두께(t1)를 가지며, 절연체 라이너 구조물(114)의 제2 부분(114y)은 DTI 구조물(110)의 제1 높이(h1)에 걸쳐 변화하는 제2 두께(t2)를 갖는다. 그러한 실시예들에서, 절연체 라이너 구조물(114)의 제1 부분(114x)은 제1 돌출부(114f)를 포함하고, 절연체 라이너 구조물(114)의 제2 부분(114y)은 제2 돌출부(114s)를 포함한다. 제1 및 제2 돌출부(114f, 114s)는 STI 구조물(108)과 절연체층(104) 사이에 배열될 수 있다. 이러한 실시예들에서, 제1 및 제2 돌출부(114f, 114s)는, 절연체 라이너 구조물(114)이 STI 구조물(108)에 의해 둘러싸이지 않을 때, SOI 기판(101) 상에 집적된 다른 디바이스들로부터 반도체 디바이스(120)의 고전압 바이어스(예를 들어, 100 볼트 초과)를 효과적으로 격리시키기 위해, 절연체 라이너 구조물(114)이 충분히 높은 항복 전압을 갖도록 충분히 두꺼운 것을 보장한다. 예를 들어, 일부 실시예들에서, 고전압(예를 들어, 100 볼트 초과)에서 동작하는 반도체 디바이스(120)를 격리시키기 위해, 적어도 STI 구조물(108) 아래의 높이에서의 절연체 라이너 구조물(114)의 제1 및 제2 두께(t1, t2)는, 적어도 약 5 킬로 옹스트롬과 동일하다.
도 1b는 반도체 디바이스를 연속적으로 둘러싸는 DTI 구조물을 포함하는 집적 칩의 일부 실시예들의 평면도(100B)를 도시한다. 일부 실시예들에서, 도 1a의 단면도(100A)는 도 1b의 횡단면 라인 AA '에 대응할 수 있다.
도 1b의 평면도(100B)에 도시된 바와 같이, DTI 구조물(110) 및 STI 구조물(108)은 반도체 디바이스(120)를 완전하게 연속적으로 둘러쌀 수 있다. 또한, DTI 구조물(110)은 활성층(106)의 외부 영역(106o)으로부터 활성층의 내부 영역(106i)을 연속적으로 분리할 수 있다. 이러한 실시예들에서, 반도체 디바이스(120)는 활성층(106)의 내부 영역(106i) 상에 배열되고, 다른 디바이스들은 활성층(106)의 외부 영역(106o) 상에 배열될 수 있다. 따라서, DTI 구조물(110) 및 STI 구조물(108)은 활성층(106)의 외부 영역(106o) 상의 디바이스들로부터 활성층(106)의 내부 영역(106i) 상의 디바이스들을 전기적으로 격리시킬 수 있다. 일부 실시예들에서, DTI 구조물(110)은, 예를 들어, 내주 및 외주를 갖는 연속적으로 연결된 구조물임을 의미할 수 있는 "링 형(ring-like)" 형상의 일부 유형을 나타낸다. 또한, 일부 실시예들에서, DTI 구조물(110)은 직사각형 링 형상을 나타낼 수 있는 반면, 다른 실시예들에서, DTI 구조물(110)은, 예를 들어 원형 링 형상, 타원형 링 형상, 또는 다른 기하학적 링 형상을 나타낼 수 있다.
도 2 내지 도 6은 절연체 라이너 구조물의 제1 및 제2 돌출부의 일부 대안적인 실시예들의 다양한 단면도들(200-600)을 각각 도시한다.
도 2의 단면도(200)에 도시된 바와 같이, 일부 실시예들에서, 절연체 라이너 구조물(114)의 제1 및 제2 돌출부(114f, 114s)는 실질적으로 곡선의(curved) 프로파일을 나타낸다. 또한, 일부 실시예들에서, 절연체 라이너 구조물(114)의 제1 부분(114x)의 제1 돌출부(114f)는 제1 방향(도 1a의 124)과 다른 제2 방향(202)으로 반도체 코어 구조물(112)의 제1 최외측 측벽(112f)으로부터 먼 쪽으로 연장될 수 있다. 일부 실시예들에서, 제2 방향(202)은 제1 방향(도 1a의 124)에 수직이다. 유사하게, 일부 실시예들에서, 절연체 라이너 구조물(114)의 제2 부분(114y)의 제2 돌출부(114s)는, 제2 방향(202)과 반대인 제3 방향(204)에서 반도체 코어 구조물(112)의 제2 최외측 측벽(112s)으로부터 먼 쪽으로 연장될 수 있다. 또한, 일부 실시예들에서, 절연체 라이너 구조물(114)의 제1 및 제2 돌출부(114f, 114s)는 STI 구조물(108) 바로 아래에 있고, STI 구조물(108)과 직접 접촉한다.
도 3의 단면도(300)에 도시된 바와 같이, 일부 실시예들에서, 절연체 라이너 구조물(114)의 제1 및 제2 돌출부(114f, 114s)는 도 2에 도시된 제1 및 제2 돌출부(114f, 114s)보다 거친 프로파일을 가질 수 있다. 예를 들어, 일부 실시예들에서, 제1 및 제2 돌출부(114f, 114)는 도 2에서와 같이 반 타원형(semi-oval-like) 프로파일을 나타내는 실질적으로 매끄러운 곡선의 프로파일을 갖는 반면, 도 3에서와 같은 다른 실시예들에서는, 제1 및 제2 돌출부(114f, 114s)가 일부 곡선인 및/또는 평탄한 부분을 포함하지만 일반적인 형상(예를 들어, 원형, 타원형, 긴 직사각형 등)의 프로파일을 나타내지 않는, 보다 들쭉날쭉한(jagged) 프로파일을 갖는다.
또한, 절연체 라이너 구조물(114)은 DTI 구조물(110)의 제1 높이(h1)에 걸쳐 변화하는 제2 및/또는 제3 방향(도 2의 202, 204)으로 측정된 제1 폭(w1)을 가질 수 있다. 일부 실시예들에서, 제1 폭(w1)은 절연체 라이너 구조물(114)의 제1 및 제2 부분(114x, 114y) 각각의 제1 및 제2 두께(도 1a의 t1, t2)를 포함하고, 반도체 코어 구조물(112)을 또한 포함한다. 일부 실시예들에서, 절연체 라이너 구조물(114)의 최대 제1 폭(w1mx)은 절연체 라이너 구조물(114)의 제1 및 제2 돌출부(114f, 114s)를 포함한다. 또한, 일부 실시예들에서, 절연체 라이너 구조물(114)의 최대 제1 폭(w1mx)은, 제1 폭(w1)의 최대값이고, STI 구조물(108)과 SOI 기판(101)의 절연체층(104) 사이의 높이에 위치되며, 제2 및/또는 제3 방향(도 2의 202, 204)으로 측정되고, 절연체 라이너 구조물(114)의 제1 부분(114x)과 제2 부분(114y)을 포함한다. 절연체 라이너 구조물(114)의 최소 폭은 제1 폭(w1)의 최소 폭일 수 있고, 따라서 절연체 라이너 구조물(114)의 최소 폭은 또한 제2 및/또는 또는 제3 방향(도 2의 202, 204)으로 측정되고 포함하고, 절연체 라이너 구조물(114)의 제1 부분(114x) 및 제2 부분(114y)을 포함한다. 일부 실시예들에서, STI 구조물(108) 아래에 배열된 절연체 라이너 구조물(114)이, SOI 기판(101) 상에 집적된 다른 디바이스들로부터 반도체 디바이스(도 1a의 120)를 효과적으로 격리시키기에 충분히 높은 항복 전압을 갖도록 충분히 두껍게 되는 것을 보장하도록, 절연체 라이너 구조물(114)의 최대 제1 폭(w1max)은 적어도 400 옹스트롬만큼 절연체 라이너 구조물(114)의 최소 폭보다 크다.
도 4의 단면도(400)에 도시된 바와 같이, 일부 실시예들에서, 절연체 라이너 구조물(114)의 적어도 제2 돌출부(114s)는 STI 구조물(108)의 최하부 표면(404) 위에 있는 최상부 표면(402)을 갖는다. 이러한 실시예들에서, 제1 및 제2 돌출부(114f, 114s)의 부분들은 여전히 STI 구조물(108) 아래에 배열되고, 이에 의해 STI 구조물(108) 아래에 배열된 절연체 라이너 구조물(114)의 부분들이, SOI 기판(101) 상에 집적된 다른 디바이스들로부터 반도체 디바이스(도 1a의 120)를 효과적으로 격리하는 것을 보장한다.
또한, 일부 실시예들에서, 반도체 코어 구조물(112)은 DTI 구조물(110)의 제1 높이(h1)에 걸쳐 변화하는 제2 및/또는 제3 방향(도 2의 202, 204)으로 측정된 제2 폭(w2)을 가질 수 있다. 제2 폭(w2)은 반도체 코어 구조물(112)의 제1 최외측 측벽(112f)과 제2 최외측 측벽(112s) 사이에서 측정될 수 있다. 일부 실시예들에서, SOI 기판(101)의 전면(101f)으로부터 SOI 기판(101)의 후면(101b)까지 제2 폭(w2)이 다양한 높이들에서 측정됨에 따라, 제2 폭(w2)은 연속적으로 감소한다. 따라서, 일부 실시예들에서, 반도체 코어 구조물(112)의 최대 제2 폭(w2mx)은 제2 폭(w2)의 최대 값이고, 반도체 코어 구조물(112)의 최상부 표면에서 측정된다. 일부 실시예들에서, 제2 폭(w2)은, 예를 들어 대략 1 마이크로미터와 대략 1.5 마이크로미터 사이의 범위에 있다. 제2 폭(w2)에 대한 다른 값들도 본 개시의 범위 내에 있음을 이해할 것이다.
도 5의 단면도(500)에 도시된 바와 같이, 일부 실시예들에서, 반도체 코어 구조물(112)은 또한 제1 돌출부(502) 및 제2 돌출부(504)를 포함할 수 있다. 이러한 실시예들에서, 반도체 코어 구조물(112)의 제1 돌출부(502)는, 반도체 코어 구조물(112)의 제1 최외측 측벽(112f) 상에 배열될 수 있고, 제2 방향(도 2의 202)으로 외측으로 연장될 수 있으며, 반도체 코어 구조물(112)의 제2 돌출부(504)는 반도체 코어 구조물(112)의 제2 최외측 측벽(112s) 상에 배열될 수 있고, 제3 방향(도 2의 204)으로 외측으로 연장될 수 있다. 그러한 실시예들에서, 반도체 코어 구조물(112)의 제1 및 제2 돌출부(502, 504)는 STI 구조물(108)과 SOI 기판(101)의 절연체층(104) 사이의 높이에서 배열될 수 있다. 이러한 실시예들에서, 제2 폭(w2)은, 제2 폭(w2)이 SOI 기판(101)의 전면(101f)으로부터 SOI 기판(101)의 후면(101b)까지 다양한 높이들에서 측정됨에 따라 연속적으로 감소하지 않을 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, 일부 실시예들에서, DTI 구조물(110)은 전체적으로 곡선의 하부면들을 가질 수 있다. 예를 들어, 일부 실시예들에서, 반도체 코어 구조물(112)의 최하부 표면(112b) 및 절연체 라이너 구조물(114)의 최하부 표면(114b)들은 실질적으로 곡선이다. 일부 실시예들에서, 반도체 코어 구조물(112)의 최하부 표면(112b)은 절연체 라이너 구조물(114)의 최하부 표면(114b) 아래에 배열된다.
도 7은 콘택 비아들에 결합된 반도체 디바이스 및 DTI 구조물을 포함하는 집적 칩의 일부 실시예들의 단면도(700)를 도시한다.
일부 실시예들에서, 저부 상호접속 구조물(701)은 SOI 기판(101) 위에 놓이고, 콘택 비아(702)들은 유전체 구조물(704) 내에 배치된다. 콘택 비아(702)들 중 적어도 하나는 DTI 구조물(110)의 반도체 코어 구조물(112)에 결합될 수 있다. 또한, 콘택 비아(702)들은 반도체 디바이스(120)의 드레인 영역(120a)을 드레인 전압 단자(VD)에, 반도체 디바이스(120)의 게이트 전극(120d)을 게이트 전압 단자(VG)에, 그리고 반도체 디바이스(120)의 소스 영역(120b)을 소스 전압 단자(VS)에 결합시킬 수 있다. 일부 실시예들에서, 상호접속 비아들 및 와이어들(미도시)의 네트워크들은 접촉 비아들(702)에 결합된다.
일부 실시예들에서, 유전체 구조물(704)은, 예를 들어 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물), 탄화물(예를 들어, 실리콘 탄화물), 산화물(예를 들어, 실리콘 산화물), BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), 저-k 산화물(예를 들어, 탄소 도핑된 산화물, SiCOH) 등을 포함한다. 일부 실시예들에서, 콘택 비아(702)들은, 예를 들어 구리, 텅스텐, 알루미늄 또는 일부 다른 전도성 재료를 포함한다.
또한, 일부 실시예들에서, 반도체 코어 구조물(112), 베이스층(102) 및 활성층(106)은 각각 예를 들어 실리콘, 게르마늄 등과 같은 반도체 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 베이스층(102)은 단결정 실리콘을 포함할 수 있고, 활성층(106)은 도핑된 실리콘을 포함할 수 있으며, 반도체 코어 구조물(112)은 폴리실리콘을 포함할 수 있다. 일부 실시예들에서, 절연체 라이너 구조물(114), 절연체층(104) 및 STI 구조물(108)은 각각 절연체 및/또는, 예를 들어 실리콘 이산화물, 실리콘 질화물, 게르마늄 산화물, 실리콘 산 질화물 등과 같은 유전체 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 절연체 라이너 구조물(114) 및 STI 구조물(108)은, 실리콘 이산화물과 같은 동일한 재료를 포함할 수 있는 반면, 절연체층(104)은 게르마늄 산화물과 같은 다른 재료를 포함할 수 있다. 일부 다른 실시예들에서, 절연체 라이너 구조물(114), STI 구조물(108) 및 절연체층(104)은 각각 동일한 재료를 포함할 수 있거나, 각각 상이한 재료를 포함할 수 있다. 또한, STI 구조물(108), 절연체층(104) 및/또는 절연체 라이너 구조물(114)은, 동작 동안 반도체 디바이스(120)로부터의 누설을 완화하기 위해, 반도체 디바이스(120)에 의해 생성된 전압 바이어스(예를 들어, 100 볼트 초과)보다 큰 항복 전압을 갖는 절연체 재료들 또는 구조들(예를 들어, 두께들)을 포함할 수 있다.
도 8a 내지 도 18은 깊은 트렌치 격리(DTI) 구조물을 갖는 집적 칩을 형성하는 방법의 일부 실시예들의 다양한 도면들(800A-1800)을 도시한다. 도 8a 내지 도 18은 방법과 관련하여 설명되고 있지만, 도 8a 내지 도 18에 도시된 구조들은 그러한 방법으로 제한되지 않고, 대신에 이 방법과 독립적인 구조물들로서 단독으로 존재할 수 있다는 점이 이해될 것이다.
단면도 8a에 도시된 바와 같이, 일부 실시예들에서, 실리콘-온-인슐레이터(SOI) 기판(101)이 제공된다. 일부 실시예들에서, SOI 기판(101)은 베이스층(102), 베이스층(102) 위에 배열된 활성층(106), 및 활성층(106)과 베이스층(102) 사이에 배열된 절연체층(104)을 포함한다. 일부 실시예들에서, 베이스층(102)은 단결정 반도체 재료(예를 들어, 실리콘, 게르마늄 등)를 포함한다. 유사하게, 활성층(106)은 또한, 예를 들어 실리콘, 게르마늄 등과 같은 반도체 재료를 포함할 수 있다. 일부 실시예들에서, 활성층(106)은 예를 들어 p형 실리콘을 포함할 수 있다. 일부 다른 실시예들에서, SOI 기판(101)은 일부 다른 유형의 기판일 수 있고, 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe 등)를 포함할 수 있다.
일부 실시예들에서, 활성층(106)은, 예를 들어 대략 6.5 마이크로미터와 대략 7.5 마이크로미터 사이의 범위의 두께를 갖는다. 다른 실시예들에서, 활성층(106)은 대략 7 마이크로미터와 동일한 두께를 갖는다. 일부 실시예들에서, 절연체층(104)은, 예를 들어 실리콘 산화물을 포함하는 벌크 산화물일 수 있다. 다른 실시예에서, 절연체층(104)은, 예를 들어 질화물, 탄화물 또는 일부 다른 유전체 재료를 포함할 수 있다. 절연체층(104)은, 예를 들어 대략 0.2 마이크로미터와 대략 0.4 마이크로미터 사이의 범위에 있는 두께를 가질 수 있다. 다른 실시예들에서, 절연체층(104)은 대략 0.3 마이크로미터와 동일한 두께를 가질 수 있다.
일부 실시예들에서, 얕은 트렌치 격리(STI) 구조물(108)이 SOI 기판(101) 내에 형성된다. STI 구조물(108)은 SOI 기판(101)의 전면(101f)으로부터 SOI 기판(101)의 후면(101b)을 향해 연장될 수 있다. STI 구조물(108)은, 일부 실시예들에서, 예를 들어 대략 1500 옹스트롬의 깊이까지 활성층(106) 내로 연장될 수 있다. 다른 실시예들에서, STI 구조물(108)은, 예를 들어 대략 350 나노미터와 대략 400 나노미터 사이의 범위에 있는 깊이까지 활성층(106) 내로 연장될 수 있다. 다른 값들도 본 개시의 범위 내에 있다는 것이 이해될 것이다.
일부 실시예들에서, STI 구조물(108)은 STI 구조물(108)이 유전체 재료를 포함하도록 포토리소그래피, 제거 및/또는 퇴적 프로세스의 다양한 단계들에 의해 형성된다. 예를 들어, 일부 실시예들에서, STI 구조물(108)은 실리콘 이산화물을 포함할 수 있다. 다른 실시예들에서, STI 구조물(108)은, STI 구조물(108)이 활성층(106)과 다른 도펀트 농도를 갖도록 선택적 이온 주입 프로세스에 의해 형성될 수 있다.
도 8b는 SOI 기판(101)의 활성층(106) 위에 배열된 STI 구조물(108)의 일부 실시예들의 평면도(800B)를 도시한다. 일부 실시예들에서, 도 8a의 단면도(800A)는 도 8b의 횡단면 라인 BB'에 대응할 수 있다.
도 8b의 평면도 800B에 도시된 바와 같이, 일부 실시예들에서, STI 구조물(108)은 연속적으로 연결된 링형 구조물이다. 평면도(800B)로부터, STI 구조물(108)은 활성층(106)의 내부 영역(106i)을 활성층(106)의 외부 영역(106o)으로부터 연속적으로 분리할 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 일부 실시예들에서, 보호 구조물(901)이 SOI 기판(101)의 전면(101f) 위에 형성된다. 보호 구조물(901)은, 예를 들어 패터닝을 위해, 또한 SOI 기판(101)의 보호를 위해 사용될 수 있다. 일부 실시예들에서, 보호 구조물(901)은 하나 이상의 하드 마스크층들(예를 들어, 실리콘 질화물층, 실리콘 탄화물층 등)을 포함한다. 예를 들어, 일부 실시예들에서, 보호 구조물(901)은 SOI 기판(101)의 전면(101f) 위에 배열된 질화물층(902) 및 질화물층(902) 위에 배열된 산화물층(904)을 포함할 수 있다. 일부 실시예들에서, 질화물층(902)은 실리콘 질화물을 포함하고, 산화물층(904)은 실리콘 이산화물을 포함한다. 일부 다른 실시예들에서, 보호 구조물(901)은 더 많거나 더 적은 층을 포함할 수 있고/있거나, 상이한 재료들을 포함할 수 있다.
일부 실시예들에서, 질화물층(902)은, 예를 들어 대략 150 나노미터와 대략 200 나노미터 사이의 범위의 두께를 가질 수 있다. 일부 실시예들에서, 산화물층(904)은, 예를 들어 대략 950 나노미터와 대략 1000 나노미터 사이의 범위의 두께를 가질 수 있다. 다른 값들 또한 본 개시의 범위 내에 있다는 것이 이해될 것이다. 일부 실시예들에서, 보호 구조물(901)의 질화물층(902) 및/또는 산화물층(904)은 하나 이상의 퇴적 기술(예를 들어, 물리 기상 증착(PVD), 화학 기상 증착(CVD), PE-CVD, 원자층 증착(ALD), 스퍼터링 등)에 의해 형성될 수 있다. 일부 다른 실시예들에서, 산화물층(904)은 열 산화 프로세스에 의해 형성될 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 마스킹 층(1002)이 보호 구조물(901) 위에 형성된다. 마스킹 층(1002)은 STI 구조물(108)의 바로 위에 놓이는 개구(1004)를 포함한다. 일부 실시예들에서, 개구(1004)는 STI 구조물(108)의 제4 폭(w4)보다 작은 제3 폭(w3)을 갖는다. 일부 실시예들에서, STI 구조물(108)의 제4 폭(w4)은 STI 구조물(108)의 최소 폭이다. 다른 실시예들에서, STI 구조물(108)의 제4 폭(w4)은 STI 구조물(108)의 최소 폭보다 클 수 있다. 일부 실시예들에서, 마스킹 층(1002)은 스핀 코팅 프로세스를 통해 퇴적된 포토레지스트 재료를 포함한다. 그 후, 마스킹 층(1002)은 포토마스크에 따라 전자기 방사선에 선택적으로 노출될 수 있다. 전자기 방사선은 마스킹 층(1002) 내에서 노출된 영역들의 용해도를 수정하여 용해 가능한 영역들을 정의한다. 용해 가능한 영역들을 제거한 후, 개구부(1004)를 정의하기 위해 후속하여 마스킹 층(1002)이 현상된다.
도 11의 단면도(1100)에 도시된 바와 같이, 일부 실시예들에서, 마스킹 층(1002)의 개구(1004) 바로 아래에 있는 보호 구조물(901) 및 STI 구조물(108)의 부분들을 제거하기 위해 제1 제거 프로세스(1102)가 수행된다. 일부 실시예들에서, 제1 제거 프로세스(1102)는 실질적으로 수직 방향으로 수행되는 건식 에칭 프로세스를 포함한다. 일부 실시예들에서, 제1 제거 프로세스(1102) 동안, 동일한 건식 에칭제가 산화물층(904), 질화물층(902) 및 STI 구조물(108)을 제거하는 데 사용되는 반면, 다른 실시예들에서, 하나 이상의 건식 에칭제가, 산화물층(904), 질화물층(902) 및 STI 구조물(108)을 제거하기 위한 제1 제거 프로세스에서 사용될 수 있다. 그럼에도 불구하고, 이러한 실시예들에서 제1 제거 프로세스(1102) 후에, 마스킹 층(1002)의 개구(1004) 바로 아래에 배열된 활성층(106)의 부분들이 노출된다.
도 12의 단면도(1200)에 도시된 바와 같이, 일부 실시예들에서, STI 구조물(108) 아래에 배열된 활성층(106)의 부분들을 측방향으로 제거하기 위한 제2 제거 프로세스(1202)가 수행된다. 일부 실시예들에서, 제2 제거 프로세스(1202)는 건식 에칭제를 사용하는 등방성 에칭 프로세스이다. 이러한 실시예들에서, 제2 제거 프로세스(1202)는 SOI 기판(101)의 활성층(106)의 부분들을 측방향으로 그리고 수직 방향으로 제거할 수 있다. 일부 실시예들에서, 제2 제거 프로세스(1202)는 활성층(106)의 적어도 제1 거리(d1)를 측 방향으로 제거한다. 제1 거리(d1)는 제1 제거 프로세스(도 11의 1102)에 의해 형성된 STI 구조물(108)의 내부 측벽(108s)으로부터 제2 제거 프로세스(1202)에 의해 형성된 활성층(106)의 내부 측벽(106s)까지 측정될 수 있다. 일부 실시예들에서, 제1 거리(d1)는 적어도 약 200 옹스트롬과 동일하다. 일부 다른 실시예들에서, 제1 거리(d1)는, 예를 들어 대략 500 옹스트롬과 대략 1000 옹스트롬 사이의 범위에 있다. 또한, 일부 실시예들에서, 제2 제거 프로세스(1202)가 등방성 에칭 프로세스인 결과, 제2 제거 프로세스(1202)는 STI 구조물 바로 아래에 배열된 SOI 기판(101)의 활성층(106)의 적어도 제2 거리(d2)를 수직으로 제거한다. 일부 실시예들에서, 제2 거리(d2)는, 예를 들어 100 나노미터보다 클 수 있다. 제1 거리(d1) 및 제2 거리(d2)에 대한 다른 값들 또한 본 개시의 범위 내에 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 제2 제거 프로세스(1202)가 모든 방향들로 활성층(106)의 일정한 제거 속도를 갖는 경우, 제2 거리(d2)는 제1 거리(d1)와 대략 동일할 수 있다. 일부 다른 실시예들에서, 활성층(106)의 제거 속도가 측방향에서와 수직 방향에서 다른 경우, 제2 거리(d2)는 제1 거리(d1)보다 크거나 작을 수 있다.
일부 실시예들에서, 제2 제거 프로세스(1202)는 SOI 기판(101)의 활성층(106)을 제거하지만 STI 구조물(108)은 제거하지 않는 건식 에칭제를 사용한다. 다른 실시예들에서, STI 구조물(108)의 일부 부분들은 제2 제거 프로세스(1202) 잔류(residual) 결과로서 제거될 수 있다. 일부 실시예들에서, 제2 제거 프로세스(1202)에서 사용되는 건식 에칭제는, 예를 들어 크세논 및 플루오르화물(예를 들어, XeF6), 황 및 플루오르화물(예를 들어, SF6), 또는 활성층(106)의 부분들을 등방성으로 제거하는 일부 다른 적절한 혼합물(예를 들어, 기체 혼합물, 젖은 혼합물)을 포함할 수 있다. 또한, 일부 실시예들에서, 기체 혼합물의 조성, 기체 혼합물의 농도 및/또는 제2 제거 프로세스(1202)의 시간은, 제2 제거 프로세스(1202)에 의해 형성되는 제1 및 제2 거리(d1, d2)를 제어하도록 조정될 수 있다. 예를 들어, 일부 실시예들에서, 절연체 라이너 구조물(도 18의 114 참조)의 항복 전압이 반도체 디바이스(도 18의 120 참조)에 의해 생성된 전압보다 크도록 하기 위해, 제2 제거 프로세스(1202)에 의해 형성된 도 12의 제1 거리(d1)는 적어도 500 옹스트롬과 동일하다. 따라서, 제2 제거 프로세스(1202)의 시간은, 제1 거리(d1)가 적어도 500 옹스트롬과 동일하도록 조정될 수 있으며, 이에 의해 절연체 라이너 구조물(도 18의 114 참조)이 반도체 디바이스(도 18의 120 참조)를 SOI 기판(101) 상의 다른 디바이스들로부터 전기적으로 격리시키는 것을 보장한다.
도 13a의 단면도(1300A)에 도시된 바와 같이, 일부 실시예들에서, 마스킹 층(1002)의 개구(1004) 바로 아래에 있는 활성층(106)의 나머지 부분들을 제거하기 위해 제3 제거 프로세스(1302)가 수행된다. 제3 제거 프로세스(1302)는 또한, SOI 기판(101)의 베이스층(102)을 노출시키기 위해 마스킹 층(1002)의 개구(1004) 바로 아래에 있는 SOI 기판(101)의 절연체층(104)의 부분들을 제거한다. 일부 실시예들에서, 제3 제거 프로세스(1302)는 마스킹 층(1002)의 개구(1004) 바로 아래에 있는 베이스층(102)의 상위 부분들을 제거한다. 일부 실시예들에서, 제3 제거 프로세스(1302)는, 실질적으로 수직 방향으로 수행되는 건식 에칭 프로세스이거나, 이를 포함한다. 일부 실시예들에서, 활성층(106), 절연체층(104), 및 일부 실시예들에서 베이스층(102)을 제거하기 위해, 제3 제거 프로세스(1302) 동안 동일한 건식 에칭제가 사용된다. 다른 실시예들에서, 활성층(106), 절연체층(104) 및 일부 다른 실시예들에서는 베이스층(102)을 제거하기 위해, 제3 제거 프로세스(1302)에서 하나 이상의 건식 에칭제가 사용될 수 있다. 그럼에도 불구하고, 그러한 실시예들에서, 제3 제거 프로세스(1302) 후에, 활성층(106) 및 마스킹 층(1002)의 개구(1004) 바로 아래에 배열된 절연체층(104)의 부분들이 제거되고, SOI 기판(101)의 베이스층(102)이 노출된다.
도 13b는 제3 제거 프로세스(도 13a의 1302) 후, 베이스층(102)의 노출된 부분들의 일부 실시예들의 평면도(1300B)를 도시한다. 일부 실시예들에서, 도 13a의 단면도(1300A)는 도 13b의 횡단면 라인 BB '에 대응할 수 있다.
도 13b의 평면도(1300B)에 도시된 바와 같이, 일부 실시예들에서, 마스킹 층(1002)의 개구(1004)는 연속적으로 연결된 링형 구조물이다. 따라서, 도 13b에 도시된 베이스층(102)의 노출된 부분들 또한 연속적으로 연결된 링형 구조물을 나타낸다.
도 14의 단면도(1400)에 도시된 바와 같이, 일부 실시예들에서, 절연체 라이너층(1402)은 SOI 기판(101) 위에, 그리고 제1, 제2 및 제3 제거 프로세스들(도 11의 1102, 도 12의 1202, 도 13a의 1302)에 의해 정의된 STI 구조물(108), 활성층(106), 절연체층(104) 및 베이스층(102)의 내부 표면들 내에 형성된다. 일부 실시예들에서, 절연체 라이너층(1402)을 형성하기 전에, 마스킹 층(도 13a의 1002)이 제거된다. 다른 실시예들에서, 마스킹 층(도 13a의 1002)은, 제거되지 않을 수 있고, 따라서, 도 14의 산화물층(904)과 절연체 라이너층(1402) 사이에 존재할 수 있다.
일부 실시예들에서, 절연체 라이너층(1402)은 열 성장 프로세스에 의해 퍼니스(furnace) 챔버에서 형성된다. 일부 다른 실시예들에서, 절연체 라이너층(1402)은 퇴적 프로세스(예를 들어, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 일부 실시예들에서, 절연체 라이너층(1402)은, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다. 다른 실시예들에서, 절연체 라이너층(1402)은, 예를 들어 실리콘 탄화물, 실리콘 산화물 또는 실리콘 산질화물과 같은 일부 다른 유전체 재료를 포함할 수 있다. 또한, 일부 실시예들에서, 절연체 라이너층(1402)은, 예를 들어 적어도 5 킬로 옹스트롬과 동일한 제3 두께(t3)를 가질 수 있다. 일부 실시예들에서, 제2 폭(w2)을 갖는 공간이 STI 구조물(108), 활성층(106), 절연체층(104) 및 베이스층(102)의 내부 표면들을 덮는 절연체 라이너층(1402)의 부분들 사이에 남아있다. 일부 실시예들에서, 제2 폭(w2)은, 예를 들어 대략 1 마이크로미터와 대략 1.5 마이크로미터의 사이의 범위에 있다. 예를 들어, 일부 실시예들에서, 제2 폭(w2)은 약 1.2 마이크로미터와 동일하다.
일부 실시예들에서, 제2 제거 프로세스(도 12의 1202)로 인해, 절연체 라이너층(1402)은 STI 구조물(108)과 절연체층(104) 사이에 배열된 제1 돌출부(114f) 및 제2 돌출부(114s)를 포함한다. 일부 실시예들에서, 절연체 라이너층(1402)은 제1 및/또는 제2 돌출부(114f, 114s)에서 최대 제3 두께(t3mx)를 갖는다. 예를 들어, 일부 실시예들에서, 최대 제3 두께(t3mx)는 절연체 라이너층(1402)의 제3 두께(t3)의 최대 값이고, 적어도 5.2 옹스트롬과 동일하다. 제3 두께(t3) 및 최대 제3 두께(t3mx)의 다른 값들도 본 개시의 범위 내에 있음을 이해할 것이다. 또한, 일부 실시예들에서, 절연체 라이너층(1402)은 제1 및 제2 돌출부(114f, 114s) 옆에 측방향으로 오목부(1404)들을 포함한다. 이러한 실시예들에서, 오목부(1404)들은 제1 및 제2 돌출부(114f, 114s) 위에 절연체 라이너층(1402)을 형성한 결과이다. 다른 실시예들에서, 오목부(1404)들은 절연체 라이너층(1402)에 존재하지 않을 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 일부 실시예들에서, 절연체 라이너층(114)을 형성하기 위해 베이스층(102) 위에 배열된 절연체 라이너층(도 14의 1402)의 부분들을 제거하기 위한 제4 제거 프로세스(1502)가 수행된다. 그러한 실시예들에서, 제4 제거 프로세스(1502)는 또한 보호 구조물(901) 위에 배열된 절연체 라이너층(도 14의 1402)의 부분들을 제거할 수 있다. 제4 제거 프로세스(1502) 후에, 일부 실시예들에서, SOI 기판(101)의 베이스층(102)이 노출된다. 또한, 제4 제거 프로세스(1502) 후에, 베이스층(102)이 노출되더라도, 절연체 라이너 구조물(114)의 부분들은 여전히 베이스층(102)의 부분들과 접촉하고 이를 덮는다. 일부 실시예들에서, 보호 구조물(901)은, 제4 제거 프로세스(1502)의 잔류 효과로 인해, 높이가 감소할 수 있다. 그러나, 제4 제거 프로세스(1502) 후에, 보호 구조물(901)은 여전히 SOI 기판(101)을 덮고, 이를 보호할 수 있다. 일부 실시예들에서, 제4 제거 프로세스(1502) 후에, 절연체 라이너 구조물(114) 내의 오목부(도 14의 1404)들이 감소되거나 제거된다. 다른 실시예들에서, 오목부(도 14의 1404)들은, 존재하는 경우, 제4 제거 프로세스(1502)에 의해 영향을 받지 않는다.
일부 실시예들에서, 제4 제거 프로세스(1502)는 실질적으로 수직한 방향으로 수행된다. 또한, 일부 실시예들에서, 제4 제거 프로세스(1502)는 건식 에칭제를 사용하는 에칭 프로세스이며, 마스킹 층은 필요하지 않다. 일부 실시예들에서, 제4 제거 프로세스(1502)는 또한, 절연체 라이너층(도 14의 1402)의 상위 부분들을 제거하여, 절연체 라이너 구조물(114)이 곡선인 상부 측벽(1504)들을 포함한다. 다시 말해, 절연체 라이너 구조물(114)의 제3 두께(t3)는, SOI 기판(101)의 전면(101f) 근처에서보다 SOI 기판(101)의 후면(101b) 근처에서 더 클 수 있다. 따라서, 절연체 라이너 구조물(114)의 제3 두께(t3)는, 제4 제거 프로세스(1502) 후에 절연체 라이너 구조물(114)의 상위 부분들에서 감소할 수 있다. 이러한 실시예들에서, 제2 제거 프로세스(도 2의 1202)의 결과로서의 STI 제1 및 제2 돌출부(114f, 114s)와 STI 구조물(108)은, 절연체 라이너 구조물(114)의 상위 부분들에서의 제3 두께(t3)의 감소가 최종 디바이스 성능을 저하시키지 않는 것을 보장한다.
도 16의 단면도(1600)에 도시된 바와 같이, 반도체 재료(1602)가 SOI 기판(101) 위에 형성된다. 반도체 재료(1602)는 베이스층(102)과 접촉하고 절연체 라이너 구조물(114)을 덮는다. 일부 실시예들에서, 반도체 재료(1602)는, 예를 들어 폴리실리콘 또는 일부 다른 적절한 반도체 재료이다. 일부 실시예들에서, 반도체 재료(1602)는 퇴적 프로세스(예를 들어, PVD, CVD, PE-CVD, 저압 CVD(LPCVD), ALD)에 의해 형성된다. 일부 실시예들에서, 반도체 재료(1602)는 절연체 라이너 구조물(114)의 제1 부분(114x)과 제2 부분(114y) 사이의 공간을 완전히 충전한다.
도 17의 단면도(1700)에 도시된 바와 같이, 일부 실시예들에서, SOI 기판(101)의 전면(101f) 위에 배열된 반도체 재료(도 16의 1602)의 부분들을 제거하기 위한 제5 제거 프로세스가 수행된다. 잔여 반도체 재료(도 16의 1602)는 SOI 기판(101)의 전면(101f)으로부터 SOI 기판(101)의 베이스층(102)으로 연장되는 반도체 코어 구조물(112)이다. 또한, 일부 실시예들에서, 제5 제거 프로세스는 또한, SOI 기판(101)의 전면(101f) 위에 배열된 보호 구조물(도 16의 901) 및 임의의 다른 층들을 제거한다. 일부 실시예들에서, 제5 제거 프로세스는, 예를 들어 화학적 기계적 평탄화(CMP)와 같은 평탄화 프로세스이다. 다른 실시예들에서, 제5 제거 프로세스는, 예를 들어 에칭(예를 들어, 습식, 건식) 프로세스를 포함할 수 있다. 제5 제거 프로세스 후에, 반도체 코어 구조물(112)을 둘러싸는 절연체 라이너 구조물(114)을 포함하는 깊은 트렌치 격리(DTI) 구조물(110)이 형성된다. DTI 구조물(110)의 상위 부분들은 STI 구조물(108)에 의해 둘러싸인다. 또한, 반도체 코어 구조물(112)이 SOI 기판(101)의 베이스층(102)과 직접 접촉하도록, DTI 구조물(110)은 SOI 기판(101)의 절연체층(104) 및 활성층(106)을 완전히 관통하여 연장된다.
도 17b는 제5 제거 프로세스 후의 DTI 구조물(110)의 일부 실시예들의 평면도(1700B)를 도시한다. 일부 실시예들에서, 도 17a의 단면도(1700A)는 도 17b의 단면 횡단면 라인 BB '에 대응할 수 있다.
도 17b의 평면도(1700B)에 도시된 바와 같이, 일부 실시예들에서, DTI 구조물(110)은 STI 구조물(108)에 의해 둘러싸여 있다. 또한, DTI 구조물(110)은 연속적으로 연결된 링형 구조물일 수 있다. 평면도(1700B)에서, DTI 구조물(110)은 SOI 기판(101)의 외부 영역(106o)으로부터 SOI 기판(101)의 내부 영역(106i)을 연속적이고 완전하게 분리할 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 일부 실시예들에서, 반도체 디바이스(120)는 SOI 기판(101)의 전면(101f) 상에 형성될 수 있다. DTI 구조물(110) 및 STI 구조물(108)이 완전히 그리고 연속적으로 반도체 디바이스(120)를 둘러싸도록, 반도체 디바이스(120)는 활성층(106)의 내부 영역(106i) 상에 배열될 수 있다. 일부 실시예들에서, 반도체 디바이스(120)는, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 트랜지스터 디바이스이거나, 이를 포함할 수 있는 반면, 다른 실시예들에서, 예를 들어, 다중 트랜지스터 디바이스들을 포함하는 바이폴라 상보성 금속 산화물 반도체 이중 확산 금속 산화물 반도체(BCD) 디바이스이거나, 이를 포함할 수 있다. 일부 실시예들에서, 반도체 디바이스(120)는 적어도 드레인 영역(120a), 소스 영역(120b), 및 게이트 유전체층(120c) 위에 그리고 드레인 및 소스 영역들(120a, 120b) 사이에 배열된 게이트 전극(120d)을 포함할 수 있다. 반도체 디바이스(120)는, 층들의 퇴적, 포토리소그래피, 및 에칭 프로세스들과 같은 일반적인 제조 방법들을 사용하여 제조될 수 있다.
또한, 일부 실시예들에서, 유전체 구조물(704) 내에 콘택 비아(702)들을 포함하는 저부 상호접속 구조물(701)이 SOI 기판(101)의 전면(101f) 위에 형성될 수 있다. 일부 실시예들에서, 콘택 비아(702)들 중 적어도 하나는 반도체 코어 구조물(112)을 격리 전압 단자(Vi)에 결합시키기 위해 반도체 코어 구조물(112)에 결합될 수 있다. 또한, 일부 실시예들에서, 콘택 비아(702)들 중 적어도 하나는 드레인 영역(120a)을 드레인 전압 단자(VD)에, 게이트 전극(120d)을 게이트 전압 단자(VG)에, 그리고 소스 영역(120b)을 소스 전압 단자(VS)에 결합시킬 수 있다. 저부 상호접속 구조물(701)은, 일부 실시예들에서 다마신 프로세스(예를 들어, 퇴적 단계들, 포토리소그래피 및 제거 프로세스들)에 의해 형성될 수 있다.
일부 실시예들에서, 유전체 구조물(704)은, 예를 들어 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물), 탄화물(예를 들어, 실리콘 탄화물), 산화물(예를 들어, 실리콘 산화물), BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), 저 -k 산화물(예를 들어, 탄소 도핑된 산화물, SiCOH) 등을 포함할 수 있다. 일부 실시예들에서, 콘택 비아(702)들은, 알루미늄, 텅스텐, 구리 또는 일부 다른 적절한 재료와 같은 전도성 재료를 포함할 수 있다. 저부 상호접속 구조물(701)은 반도체 디바이스(120)의 형성 후에 형성된다.
일부 실시예들에서, 반도체 디바이스(120)는 100 볼트보다 큰 전압에서 동작할 수 있다. DTI 구조물(110) 및 STI 구조물(108)은, 반도체 디바이스(120)의 동작 전압이 활성층(106)의 내부 영역(106i)으로부터 활성층(106)의 외부 영역(106o) 상에 배열된 다른 디바이스들로 누설되는 것을 방지할 수 있다. 예를 들어, 일부 실시예들에서, 격리 전압 단자(Vi)는 DTI 구조물(110)의 반도체 코어 구조물(112)을 접지시킬 수 있으며, 이에 의해 SOI 기판(101)의 베이스층(102)을 접지시키고, 반도체 디바이스(120)에 대한 전기적 격리를 제공할 수 있다.
또한, 일부 실시예들에서, STI 구조물(108) 및 절연체 라이너 구조물(114)은 고전압 바이어스(예를 들어, 100 볼트 초과)가 다른 둘러싸는 디바이스들을 누설 및 열화시키는 것을 방지한다. 일부 실시예들에서, 절연체 라이너 구조물(114)의 제1 부분(114x)은 제1 두께(t1)를 가지며, 절연체 라이너 구조물(114)의 제2 부분(114y)은 제2 두께(t2)를 갖는다. 제1 및 제2 두께(t1, t2)는 제4 제거 프로세스(도 15의 1502)으로 인해 SOI 기판(101)의 후면(101b) 근처보다 SOI 기판(101)의 전면(101f) 근처의 절연체 라이너 구조물(114)의 영역들에서 더 작다. 그러나, SOI 기판(101)의 전면(101f) 근처에서, 절연체 라이너 구조물(114)은 절연체 라이너 구조물(114)과 같은 절연체 및/또는 유전체 재료를 포함하는 STI 구조물(108)에 의해 둘러싸여 있다. 또한, STI 구조물(108) 아래에 그리고SOI 기판(101)의 후면(101b)보다 SOI 기판(101)의 전면(101f)에 더 가까이, 제1 및 제2 돌출부(114f, 114s)가 있다. 일부 실시예들에서, 제1 및 제2 돌출부(114f, 114s)는 절연체 라이너 구조물(114)의 곡선인 상부 측벽들(1504)을 보상한다. 따라서, 제1 및 제2 돌출부(114f, 114s)는, STI 구조물(108) 아래에 배열된 절연체 라이너 구조물(114)의 부분들의 항복 전압이, 동작 동안 반도체 디바이스(120)에 의해 생성되는 전압 바이어스(예를 들면, 100볼트 초과)보다 높도록, 절연체 라이너 구조물(114)이 충분히 높은 제1 및 제2 두께(t1, t2)를 갖는 것을 보장한다. 따라서, 절연체 라이너 구조물(114)의 파괴가 방지되고, DTI 구조물(110) 및 STI 구조물(108)이, 활성층(106)의 내부 영역(106i) 상의 반도체 디바이스(120)를 활성층의 외부 영역(106o) 상의 디바이스들로부터 효과적으로 전기적으로 격리시킬 수 있다.
도 19는 DTI 구조물을 갖는 집적 칩을 형성하는 방법(1900)의 일부 실시예들의 흐름도를 도시한다.
방법(1900)이 이하에서 일련의 동작들 또는 사건들로서 도시되고 설명되지만, 그러한 동작들 또는 사건들의 도시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 본 명세서에 도시 및/또는 기술된 것 이외의 다른 동작들 또는 사건들과 동시에 및/또는 다른 순서로 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 도시된 모든 동작들이 필요한 것은 아니다. 또한, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작들 및/또는 단계들에서 수행될 수 있다.
동작 1902에서, 얕은 트렌치 격리(STI) 구조물이 형성되고 실리콘-온-인슐레이터(SOI) 기판의 활성층 내로 연장된다. SOI 기판은 활성층과 베이스층 사이에 절연체층을 포함한다. 도 8a는 동작 1902에 대응하는 일부 실시예들의 단면도(800A)를 도시한다.
동작 1904에서, 마스킹 층이 활성층 위에 형성되고 STI 구조물 바로 위에 개구부를 포함한다. 도 10은 동작 1904에 대응하는 일부 실시예들의 단면도(1000)를 도시한다.
동작 1906에서, 마스킹 층의 개구 바로 아래에 있는 STI 구조물의 부분들을 제거하기 위해 제1 제거 프로세스가 수행된다. 도 11은 동작 1906에 대응하는 일부 실시예들의 단면도(1100)를 도시한다.
동작 1908에서, STI 구조물의 바로 아래에 있는 STI 구조물의 부분들을 횡방향으로 제거하기 위해 제2 제거 프로세스가 수행된다. 도 12는 동작 1908에 대응하는 일부 실시예들의 단면도(1200)를 도시한다.
동작 1910에서, 마스킹 층의 개구 바로 아래에 있는 활성층의 나머지 부분들을 제거하고 마스킹 층의 개구 바로 아래에 있는 절연체층의 부분들을 제거하여 베이스층을 노출시키기 위해 제3 제거 프로세스가 수행된다. 도 13a는 동작 1910에 대응하는 일부 실시예들의 단면도(1300A)를 도시한다.
동작 1912에서, 절연체 라이너는 제1, 제2 및 제3 제거 프로세스에 의해 정의된 바와 같은 활성층, 절연체층 및 베이스층의 내부 표면들 내에 형성된다. 도 14는 동작 1912에 대응하는 일부 실시예들의 단면도(1400)를 도시한다.
동작 1914에서, SOI 기판의 베이스층을 덮는 절연체 라이너의 부분들을 제거하기 위해 제4 제거 프로세스가 수행된다. 도 15는 동작 1914에 대응하는 일부 실시예들의 단면도(1500)를 도시한다.
동작 1916에서, 반도체 재료가 SOI 기판 위에 형성되고 절연체 라이너와 접촉한다. 도 16은 동작 1916에 대응하는 일부 실시예들의 단면도(1600)를 도시한다.
따라서, 본 개시는, 깊은 트렌치 격리 구조물의 절연체 라이너 구조물이, 둘러싸는 디바이스들의 전기적 격리에 대해 신뢰성 있는 것을 보장하기 위해, 등방성 에칭을 사용하여 깊은 트렌치 격리 구조물을 제조하는 방법에 관한 것이다.
따라서, 일부 실시예들에서, 본 개시는 집적 칩에 관한 것으로서, 활성층과 베이스층 사이에 절연체층을 포함하는 실리콘-온-인슐레이터(SOI) 기판; 상기 SOI 기판의 전면 상에 배치된 반도체 디바이스; 상기 SOI 기판의 전면 상의 얕은 트렌치 격리(STI) 구조물; 상기 반도체 디바이스를 연속적으로 둘러싸고 상기 SOI 기판의 전면으로부터 상기 SOI 기판의 후면을 향해 제1 방향으로 연장되는 반도체 코어 구조물 - 상기 반도체 코어 구조물은 STI 구조물을 통해 연장됨 - ; 및 상기 반도체 코어 구조물의 제1 최외측 측벽 및 상기 반도체 코어 구조물의 제2 최외측 측벽을 각각 둘러싸는 제1 절연체 라이너 부분 및 제2 절연체 라이너 부분을 포함하고, 상기 제1 절연체 라이너 부분은 상기 STI 구조물과 상기 절연체층 사이에 배열되는 제1 돌출부를 포함하고, 상기 제1 돌출부는 상기 제1 방향과 상이한 제2 방향으로 반도체 코어 구조물의 제1 최외측 측벽으로부터 먼 쪽으로 연장되고, 제2 절연체 라이너 부분은 상기 STI 구조물과 상기 절연체층 사이에 배열된 제2 돌출부를 포함하며, 상기 제2 돌출부는 상기 제2 방향과 반대인 제3 방향으로 상기 반도체 코어 구조물의 제2 최외측 측벽으로부터 먼 쪽으로 연장된다.
다른 실시예들에서, 본 개시는 집적 칩에 관한 것이며, 집적 칩은, 베이스층; 상기 베이스층 위에 배열된 활성층; 상기 베이스층으로부터 상기 활성층을 분리하는 절연체층; 상기 활성층의 상부 표면으로부터 상기 절연체층을 향해 연장되는 얕은 트렌치 격리(STI) 구조물; 및 상기 활성층의 내부 영역을 상기 활성층의 외부 영역으로부터 연속적으로 분리하는 깊은 트렌치 격리(DTI) 구조물을 포함하고, 상기 DTI 구조물은 상기 STI 구조물을 통해, 상기 활성층을 통해, 상기 베이스층 내로 연장되고, 상기 DTI 구조물은, 상기 활성층으로부터 상기 베이스층으로 연장되는 반도체 코어 구조물, 및 상기 반도체 코어 구조물의 최외측 측벽들을 덮는 절연체 라이너 구조물을 포함하고, 상기 절연체 라이너 구조물 및 상기 반도체 코어 구조물은 상기 베이스층과 직접 접촉하고, 상기 절연체 라이너 구조물은 상기 절연체 라이너 구조물의 상이한 높이들에서 변화하는 폭들을 가지며, 상기 STI 구조물과 상기 절연체층 사이의 높이에서 최대 폭을 갖는다.
또 다른 실시예들에서, 본 개시는 기판에 깊은 트렌치 격리 구조물을 형성하는 방법에 관한 것으로, 상기 방법은, 실리콘-온-인슐레이터(SOI) 기판의 활성층 내로 연장되는 얕은 트렌치 격리(STI) 구조물을 형성하는 단계; 상기 SOI 기판의 활성층 위에 마스킹 층을 형성하는 단계 - 상기 마스킹 층은 상기 STI 구조물 바로 위에 있는 개구를 포함함 - ; 상기 마스킹 층의 개구부 바로 아래에 있는 상기 STI 구조물의 부분들을 제거하기 위해 제1 제거 프로세스를 수행하여, 상기 SOI 기판의 활성층을 노출시키는 단계; 상기 STI 구조물 아래의 활성층을 부분들을 측방향으로 제거하기 위해 제2 제거 프로세스를 수행하는 단계; 상기 마스킹 층의 개구부 바로 아래에 있는 상기 SOI 기판의 절연체층 및 상기 SOI 기판의 활성층의 잔여 부분들을 제거하기 위해 제3 제거 프로세스를 수행하여, 상기 SOI 기판의 베이스층을 노출시키는 단계; 상기 제1, 제2 및 제3 제거 프로세스에 의해 정의된 상기 SOI 기판의 상기 베이스층, 상기 절연체층 및 상기 활성층의 내부 표면들 내에 절연체 라이너층을 형성하는 단계; 상기 SOI 기판의 베이스층을 덮는 상기 절연체 라이너층의 부분들을 제거하기 위해 제4 제거 프로세스를 수행하는 단계; 및 상기 SOI 기판 위에 절연체 라이너층과 접촉하는 반도체 재료를 형성하는 단계를 포함한다.
<부기>
실시예 1. 집적 칩에 있어서,
활성층과 베이스층 사이에 절연체층을 포함하는 실리콘-온-인슐레이터(SOI) 기판;
상기 SOI 기판의 전면 상에 배치된 반도체 디바이스;
상기 SOI 기판의 전면 상의 얕은 트렌치 격리(STI) 구조물;
상기 반도체 디바이스를 연속적으로 둘러싸고, 상기 SOI 기판의 전면으로부터 상기 SOI 기판의 후면을 향해 제1 방향으로 연장하는 반도체 코어 구조물 - 상기 반도체 코어 구조물은 상기 STI 구조물을 통해 연장함 - ; 및
상기 반도체 코어 구조물의 제1 최외측 측벽 및 상기 반도체 코어 구조물의 제2 최외측 측벽을 각각 둘러싸는 제1 절연체 라이너 부분 및 제2 절연체 라이너 부분을 포함하고,
상기 제1 절연체 라이너 부분은, 상기 STI 구조물 및 상기 절연체층 사이에 배열된 제1 돌출부를 포함하고, 상기 제1 돌출부는, 상기 제1 방향과는 상이한 제2 방향으로, 상기 반도체 코어 구조물의 제1 최외측 측벽으로부터 먼 쪽으로 연장하며,
상기 제2 절연체 라이너 부분은 상기 STI 구조물과 상기 절연체층 사이에 배열된 제2 돌출부를 포함하고, 상기 제2 돌출부는, 상기 제2 방향과 반대인 제3 방향으로, 상기 반도체 코어 구조물의 제2 최외측 측벽으로부터 먼 쪽으로 연장하는 것인, 집적 칩.
실시예 2. 실시예 1에 있어서, 상기 제1 돌출부는 상기 제1 절연체 라이너 부분의 측벽으로부터 상기 제2 방향으로 적어도 500 옹스트롬 연장하고, 상기 제2 돌출부는 상기 제2 절연체 라이너 부분의 측벽으로부터 상기 제2 방향으로 적어도 500 옹스트롬 연장하는 것인, 집적 칩.
실시예 3. 실시예 1에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 곡선인 프로파일을 갖는 것인, 집적 칩.
실시예4. 실시예 1에 있어서, 상기 제2 방향 및 상기 제3 방향은 상기 제1 방향에 수직한 것인, 집적 칩.
실시예 5. 실시예 1에 있어서, 상기 반도체 코어 구조물은 상기 제2 방향으로 외측으로 연장하는 제1 돌출부 및 상기 제3 방향으로 외측으로 연장하는 제2 돌출부를 포함하고, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 STI 구조물과 상기 절연체층 사이에 배열되는 것인, 집적 칩.
실시예 6. 실시예 1에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 STI 구조물의 최하부 표면 위에 배열되는 최상부 표면들을 갖는 것인, 집적 칩.
실시예 7. 실시예 1에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 STI 구조물과 직접 접촉하는 것인, 집적 칩.
실시예 8. 집적 칩에 있어서,
베이스층;
상기 베이스층 위에 배열된 활성층;
상기 활성층을 상기 베이스층으로부터 분리하는 절연체층;
상기 활성층의 상부 표면으로부터 상기 절연체층을 향해 연장하는 얕은 트렌치 격리(STI) 구조물;
상기 활성층의 내부 영역을 상기 활성층의 외부 영역으로부터 연속적으로 분리하는 깊은 트렌치 격리(DTI) 구조물 - 상기 DTI 구조물은 상기 STI 구조물을 통해, 상기 활성층을 통해, 그리고 상기 베이스층 내로 연장하고, 상기 DTI 구조물은,
상기 활성층으로부터 상기 베이스층으로 연장하는 반도체 코어 구조물, 및
상기 반도체 코어 구조물의 최외측 측벽들을 덮는 절연체 라이너 구조물을 포함하고,
상기 절연체 라이너 구조물 및 상기 반도체 코어 구조물은 상기 베이스층과 직접 접촉하고,
상기 절연체 라이너 구조물은, 상기 절연체 라이너 구조물의 상이한 높이들에서 변화하는 폭들을 갖고, 상기 STI 구조물과 상기 절연체층 사이의 높이에서 최대 폭을 갖는 것인, 집적 칩.
실시예 9. 실시예 8에 있어서,
상기 활성층의 내부 영역 위에 배열된 반도체 디바이스를 더 포함하고, 상기 STI 구조물 및 상기 DTI 구조물은 상기 반도체 디바이스를 연속적으로 둘러싸는 것인, 집적 칩.
실시예 10. 실시예 8에 있어서, 상기 반도체 코어 구조물은 접지된 것인, 집적 칩.
실시예 11. 실시예 8에 있어서, 상기 절연체 라이너 구조물의 제1 부분은 제1 돌출부를 포함하고, 상기 절연체 라이너 구조물의 제2 부분은 제2 돌출부를 포함하며, 상기 절연체 라이너 구조물의 상기 제1 돌출부 및 상기 제2 돌출부는 상기 반도체 코어 구조물에 의해 분리되는 것인, 집적 칩.
실시예 12. 실시예 11에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 절연체층보다 상기 STI 구조물에 더 가깝게 배열된 것인, 집적 칩.
실시에 13. 실시예 11에 있어서, 상기 절연체 라이너 구조물의 최대 폭은 상기 제1 돌출부와 상기 제2 돌출부 사이에서 측정되는 것인, 집적 칩.
실시예 14. 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법에 있어서,
실리콘-온-인슐레이터(SOI) 기판의 활성층 내로 연장하는 얕은 트렌치 격리(STI) 구조물을 형성하는 단계;
상기 SOI 기판의 활성층 위에 마스킹 층 - 상기 마스킹 층은 상기 STI 구조물 바로 위에 있는 개구를 포함함 - 을 형성하는 단계;
상기 마스킹 층의 개구 바로 아래에 있는 상기 STI 구조물의 부분들을 제거하기 위한 제1 제거 프로세스를 수행하여, 상기 SOI 기판의 활성층을 노출시키는 단계;
상기 STI 구조물 아래의 상기 활성층의 부분들을 측방향으로 제거하기 위해 제2 제거 프로세스를 수행하는 단계;
상기 마스킹 층의 개구 바로 아래에 있는 상기 SOI 기판의 절연체층 및 상기 SOI 기판의 활성층의 잔여 부분들을 제거하기 위해 제3 제거 프로세스를 수행하여, 상기 SOI 기판의 베이스층을 노출시키는 단계;
상기 제1 제거 프로세스, 상기 제2 제거 프로세스 및 상기 제3 제거 프로세스에 의해 정의된 상기 SOI 기판의 상기 베이스층, 상기 절연체층 및 상기 활성층의 내부 표면들 내에 절연체 라이너층을 형성하는 단계;
상기 SOI 기판의 베이스층을 덮는 상기 절연체 라이너층의 부분들을 제거하기 위해 제4 제거 프로세스를 수행하는 단계; 및
상기 SOI 기판 위에 상기 절연체 라이너층과 접촉하는 반도체 재료를 형성하는 단계를 포함하는, 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법.
실시예 15. 실시예 14에 있어서, 상기 절연체 라이너층의 부분들은 상기 STI 구조물 바로 아래에 있는 것인, 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법.
실시예 16. 실시예 14에 있어서, 상기 반도체 재료는 폴리실리콘인 것인, 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법.
실시예 17. 실시예 14에 있어서, 상기 제1 제거 프로세스, 상기 제2 제거 프로세스, 상기 제3 제거 프로세스 및 상기 제4 제거 프로세스는 각각 건식 에칭제를 포함하는 것인, 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법.
실시예 18. 실시예 14에 있어서, 상기 제1 제거 프로세스, 상기 제2 제거 프로세스 및 상기 제4 제거 프로세스는 수직 에칭 프로세스인 것인, 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법.
실시예 19. 실시예 14에 있어서, 상기 제2 제거 프로세스는 등방성 에칭 프로세스이고, 건식 에칭제를 포함하는 것인, 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법.
실시예 20. 실시예 19에 있어서, 상기 제2 제거 프로세스에서의 상기 건식 에칭제는 크세논 및 플루오르화물을 포함하는 것인, 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법.
상술한 내용은 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징부들을 개략적으로 설명한다. 통상의 기술자는 본 명세서에서 소개된 실시예들과 동일한 목적들을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 통상의 기술자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 집적 칩에 있어서,
    활성층과 베이스층 사이에 절연체층을 포함하는 실리콘-온-인슐레이터(SOI) 기판;
    상기 SOI 기판의 전면 상에 배치된 반도체 디바이스;
    상기 SOI 기판의 전면 상의 얕은 트렌치 격리(STI) 구조물;
    상기 반도체 디바이스를 연속적으로 둘러싸고, 상기 SOI 기판의 전면으로부터 상기 SOI 기판의 후면을 향해 제1 방향으로 연장하는 반도체 코어 구조물 - 상기 반도체 코어 구조물은 상기 STI 구조물을 통해 연장함 - ; 및
    상기 반도체 코어 구조물의 제1 최외측 측벽 및 상기 반도체 코어 구조물의 제2 최외측 측벽을 각각 둘러싸는 제1 절연체 라이너 부분 및 제2 절연체 라이너 부분을 포함하고,
    상기 제1 절연체 라이너 부분은, 상기 STI 구조물 및 상기 절연체층 사이에 배열된 제1 돌출부를 포함하고, 상기 제1 돌출부는, 상기 제1 방향과는 상이한 제2 방향으로, 상기 반도체 코어 구조물의 제1 최외측 측벽으로부터 먼 쪽으로 연장하며,
    상기 제2 절연체 라이너 부분은 상기 STI 구조물과 상기 절연체층 사이에 배열된 제2 돌출부를 포함하고, 상기 제2 돌출부는, 상기 제2 방향과 반대인 제3 방향으로, 상기 반도체 코어 구조물의 제2 최외측 측벽으로부터 먼 쪽으로 연장하는 것인, 집적 칩.
  2. 제1항에 있어서, 상기 제1 돌출부는 상기 제1 절연체 라이너 부분의 측벽으로부터 상기 제2 방향으로 적어도 500 옹스트롬 연장하고, 상기 제2 돌출부는 상기 제2 절연체 라이너 부분의 측벽으로부터 상기 제3 방향으로 적어도 500 옹스트롬 연장하는 것인, 집적 칩.
  3. 제1항에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 곡선인 프로파일을 갖는 것인, 집적 칩.
  4. 제1항에 있어서, 상기 제2 방향 및 상기 제3 방향은 상기 제1 방향에 수직한 것인, 집적 칩.
  5. 제1항에 있어서, 상기 반도체 코어 구조물은 상기 제2 방향으로 외측으로 연장하는 제1 돌출부 및 상기 제3 방향으로 외측으로 연장하는 제2 돌출부를 포함하고, 상기 반도체 코어 구조물의 상기 제1 돌출부 및 상기 제2 돌출부는 상기 STI 구조물과 상기 절연체층 사이에 배열되는 것인, 집적 칩.
  6. 제1항에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 STI 구조물의 최하부 표면 위에 배열되는 최상부 표면들을 갖는 것인, 집적 칩.
  7. 제1항에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 STI 구조물과 직접 접촉하는 것인, 집적 칩.
  8. 집적 칩에 있어서,
    베이스층;
    상기 베이스층 위에 배열된 활성층;
    상기 활성층을 상기 베이스층으로부터 분리하는 절연체층;
    상기 활성층의 상부 표면으로부터 상기 절연체층을 향해 연장하는 얕은 트렌치 격리(STI) 구조물;
    상기 활성층의 내부 영역을 상기 활성층의 외부 영역으로부터 연속적으로 분리하는 깊은 트렌치 격리(DTI) 구조물 - 상기 DTI 구조물은 상기 STI 구조물을 통해, 상기 활성층을 통해, 그리고 상기 베이스층 내로 연장하고, 상기 DTI 구조물은,
    상기 활성층으로부터 상기 베이스층으로 연장하는 반도체 코어 구조물, 및
    상기 반도체 코어 구조물의 최외측 측벽들을 덮는 절연체 라이너 구조물을 포함하고,
    상기 절연체 라이너 구조물 및 상기 반도체 코어 구조물은 상기 베이스층과 직접 접촉하고,
    상기 절연체 라이너 구조물은, 상기 절연체 라이너 구조물의 상이한 높이들에서 변화하는 폭들을 갖고, 상기 STI 구조물과 상기 절연체층 사이의 높이에서 최대 폭을 갖는 것인, 집적 칩.
  9. 제8항에 있어서,
    상기 활성층의 내부 영역 위에 배열된 반도체 디바이스를 더 포함하고, 상기 STI 구조물 및 상기 DTI 구조물은 상기 반도체 디바이스를 연속적으로 둘러싸는 것인, 집적 칩.
  10. 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법에 있어서,
    실리콘-온-인슐레이터(SOI) 기판의 활성층 내로 연장하는 얕은 트렌치 격리(STI) 구조물을 형성하는 단계;
    상기 SOI 기판의 활성층 위에 마스킹 층 - 상기 마스킹 층은 상기 STI 구조물 바로 위에 있는 개구를 포함함 - 을 형성하는 단계;
    상기 마스킹 층의 개구 바로 아래에 있는 상기 STI 구조물의 부분들을 제거하기 위한 제1 제거 프로세스를 수행하여, 상기 SOI 기판의 활성층을 노출시키는 단계;
    상기 STI 구조물 아래의 상기 활성층의 부분들을 측방향으로 제거하기 위해 제2 제거 프로세스를 수행하는 단계;
    상기 마스킹 층의 개구 바로 아래에 있는 상기 SOI 기판의 절연체층 및 상기 SOI 기판의 활성층의 잔여 부분들을 제거하기 위해 제3 제거 프로세스를 수행하여, 상기 SOI 기판의 베이스층을 노출시키는 단계;
    상기 제1 제거 프로세스, 상기 제2 제거 프로세스 및 상기 제3 제거 프로세스에 의해 정의된 상기 SOI 기판의 상기 베이스층, 상기 절연체층 및 상기 활성층의 내부 표면들 내에 절연체 라이너층을 형성하는 단계;
    상기 SOI 기판의 베이스층을 덮는 상기 절연체 라이너층의 부분들을 제거하기 위해 제4 제거 프로세스를 수행하는 단계; 및
    상기 SOI 기판 위에 상기 절연체 라이너층과 접촉하는 반도체 재료를 형성하는 단계를 포함하는, 기판 내에 깊은 트렌치 격리 구조물을 형성하는 방법.
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