KR20170030137A - 반도체 소자 및 이를 제조하기 위한 방법 - Google Patents

반도체 소자 및 이를 제조하기 위한 방법 Download PDF

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 트랜지스터와 연결되는 제1 내지 제3 콘택 플러그들이 형성되는 동안 퓨즈 구조물이 형성된다. 퓨즈 구조물은 제1 및 제2 콘택 플러그들과 동일한 제1 높이를 갖는 제1 및 제2 퓨즈 콘택 플러그들과, 제3 콘택 플러그와 동일한 제2 높이를 가지며 제1 및 제2 퓨즈 콘택 플러그들 사이를 연결하는 연결 패턴을 포함한다.

Description

반도체 소자 및 이를 제조하기 위한 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이를 제조하기 위한 방법에 관련된 것으로, 더욱 상세하게는 전기적 퓨즈(electrical fuse)를 포함하는 반도체 소자 및 이를 제조하기 위한 방법에 관련된 것이다.
반도체 기판 상에 형성된 반도체 기억 소자들(칩들)은 어셈블리 공정 전에 전기적으로 테스트된다. 그 결과, 상기 반도체 칩들은 불량 칩들 또는 양호한 칩들로 분류된다. 상기 불량 칩들이 적어도 하나의 불량 셀에 의해 오동작하는 경우에 상기 불량 셀은 리페어 공정(repair process)을 사용하여 여분의 셀(redundant cell)로 대체된다. 쓰기 모드 및 읽기 모드에서 상기 여분의 셀이 불량 셀의 어드레스(address)를 갖도록 하기 위하여 상기 리페어 공정을 통해 소정의 퓨즈들이 블로잉(blowing) 즉, 프로그램된다. 상기 리페어 공정이 수행된 퓨즈의 양단에 전압을 인가하여 저항을 감지함으로써 퓨즈의 블로잉 여부를 확인할 수 있다. 상기 퓨즈들은 레이저를 사용하여 블로잉되는 레이저 퓨즈(laser fuse) 및 전압을 인가하여 블로잉되는 전기적인 퓨즈(electrical fuse)를 포함한다.
본 발명이 이루고자 하는 일 기술적 과제는 퓨징 성능이 개선된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 실시예들은 반도체 소자를 제공한다. 상기 반도체 소자는: 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판의 제1 영역에 배치되는 게이트 전극, 제1 및 제2 불순물 영역들을 포함하는 트랜지스터; 상기 제1 및 제2 불순물 영역들과 상기 게이트 전극과 각각 전기적으로 연결되는 제1 내지 제3 콘택 플러그들; 및 상기 기판의 제2 영역에 배치되며, 상기 제1 및 제2 콘택 플러그들과 동일한 제1 높이를 갖는 제1 및 제2 퓨즈 콘택 플러그들과, 상기 제3 콘택 플러그와 동일한 제2 높이를 가지며 상기 제1 및 제2 퓨즈 콘택 플러그들 사이를 연결하는 연결 패턴을 포함하는 퓨즈 구조물을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 콘택 플러그들 각각의 상부면은 상기 제1 및 제2 퓨즈 콘택 플러그들 각각의 상부면과 실질적으로 동일한 평면이며, 상기 제3 콘택 플러그의 상부면은 상기 연결 패턴의 상부면과 실질적으로 동일한 평면일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 높이는 상기 제2 높이보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 콘택 플러그들과, 상기 제1 및 제2 퓨즈 콘택 플러그들 각각은 동일한 제1 도전물을 포함하며, 상기 제3 콘택 플러그와 상기 연결 패턴 각각은 동일한 제2 도전물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 도전물 각각은 텅스텐을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 평면적 관점에서, 상기 제1 및 제2 퓨즈 콘택 플러그들의 폭이 상기 연결 패턴의 폭보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 제1 퓨즈 콘택 플러그 상에 배치되는 제1 배선 비아들; 상기 제2 퓨즈 콘택 플러그 상에 배치되는 제2 배선 비아들; 및 상기 제1 및 제2 배선 비아들을 전기적으로 연결하는 배선 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 평면적 관점에서, 상기 제1 및 제2 퓨즈 콘택 플러그들 각각의 크기가 서로 동일하며, 상기 제1 및 제2 배선 비아들 각각의 크기 및 수량이 동일할 수 있다.
본 발명의 일 실시예에 따르면, 평면적 관점에서, 상기 제1 퓨즈 콘택 플러그가 상기 제2 퓨즈 콘택 플러그보다 크며, 상기 제1 배선 비아들의 수량이 제2 배선 비아들의 수량보다 많을 수 있다.
본 발명의 일 실시예에 따르면, 평면적 관점에서, 상기 제1 퓨즈 콘택 플러그가 상기 제2 퓨즈 콘택 플러그보다 크며, 상기 제1 배선 비아들의 크기가 제2 배선 비아들의 크기보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 제1 내지 제3 콘택 플러그들 각각과 전기적으로 연결되는 배선 비아들; 및 상기 배선 비아들을 전기적으로 연결하는 배선 라인을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은: 제1 영역 및 제2 영역을 포함하는 기판을 마련하는 단계; 상기 제1 영역의 기판 상에 게이트 전극, 제1 및 제2 불순물 영역들을 포함하는 트랜지스터를 형성하는 단계; 상기 기판의 제1 영역 상에 상기 제1 및 제2 불순물 영역들과 전기적으로 연결되는 제1 및 제2 콘택 플러그들을 형성하는 단계; 상기 기판의 제1 영역 상에 상기 게이트 전극과 전기적으로 연결되는 제3 콘택 플러그를 형성하는 단계; 및 상기 제1 내지 제3 콘택 플러그들이 형성되는 동안, 상기 기판의 제2 영역 상에 퓨즈 구조물을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 구조물은, 제1 퓨즈 콘택 플러그, 제2 퓨즈 콘택 플러그 및 상기 제1 및 제2 퓨즈 콘택 플러그들 사이를 연결하는 연결 패턴을 포함하되, 상기 제1 및 제2 퓨즈 콘택 플러그들은 상기 제1 및 제2 콘택 플러그들을 형성하는 동안 형성되며, 상기 연결 패턴은 상기 제3 콘택 플러그가 형성되는 동안 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 내지 제3 콘택 플러그들 및 상기 퓨즈 구조물을 형성하는 단계는: 상기 트랜지스터가 형성된 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여, 상기 제1 영역의 제1 및 제2 불순물 영역들을 노출시키는 제1 및 제2 콘택 홀들과, 상기 제2 영역의 기판의 표면을 노출시키는 제1 및 제2 퓨즈 콘택 홀들을 형성하는 단계; 상기 제1 및 제2 콘택 홀들 및 상기 퓨즈 콘택 홀들을 제1 도전물로 매립하여, 상기 제1 및 제2 콘택 플러그들 및 상기 제1 및 제2 퓨즈 콘택 플러그들을 형성하는 단계; 상기 층간 절연막을 식각하여, 상기 제1 영역의 게이트 전극의 상부면을 노출시키는 제3 콘택 홀과, 상기 제2 영역의 상기 제1 및 제2 콘택 플러그들 사이에 리세스를 형성하는 단계; 및 상기 제3 콘택 홀 및 상기 리세스를 제2 도전물로 매립하여, 상기 제3 콘택 플러그 및 상기 연결 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 도전물들 각각은 텅스텐을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 제1 퓨즈 콘택 플러그 상에 배치되는 제1 배선 비아들 및 상기 제2 퓨즈 콘택 플러그 상에 배치되는 제2 배선 비아들을 형성하는 단계; 및 상기 제1 및 제2 비아 배선들을 연결하는 배선을 형성하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 퓨즈 구조물을, 공정 변수가 다양한 BEOL 공정에서 형성하는 것이 아니라, MOL 공정에서 형성함으로써 공정 변수에 대항 영향을 덜 받을 수 있으며, 동작 검증을 BEOL 단계가 아닌 MOL 단계에서 상대적으로 빠르게 확인할 수 있다.
그리고, 기판의 제1 영역의 콘택 플러그들을 형성하는 동안, 제2 영역에서 퓨즈 구조물을 형성함으로써, 상기 콘택 플러그들을 형성하는데 사용되는 공정을 이용함으로써 추가적인 공정 스탭의 증가 없이 진행할 수 있다. 또한, 상기 콘택 플러그들이 텅스텐으로 이루어짐으로써, 퓨즈 구조물도 텅스텐을 포함할 수 있다.
도 1은 퓨즈 구동 회로를 설명하기 위한 회로도이다.
도 2a, 도 3a 및 도 4a는 본 발명의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 2b 내지 도 2g는 도 2a의 반도체 소자의 퓨즈 패턴을 설명하기 위한 평면도들이다.
도 3b 및 도 4b 각각은 도 3a 및 도 4a의 반도체 소자의 퓨즈 패턴들을 설명하기 위한 평면도들이다.
도 5 내지 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 16a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 16b는 도 16a의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 16c는 16a의 반도체 소자의 트랜지스터를 설명하기 위한 사시도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 퓨즈 구동 회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 퓨즈 구동 회로는 전기적 퓨즈(electrical fuse: e-fuse)를 포함할 수 있다.
상기 전기적 퓨즈(e-fuse)는 트랜지스터와 전기적으로 연결되는 일 단과, 상기 소정의 전압이 인가되는 타 단을 포함할 수 있다. 상기 트랜지스터의 게이트로는 게이트 전압(Vgs)이 인가되며, 일 단으로 접지 전압(GND)이 제공될 수 있다.
상기 게이트로 게이트 전압(Vgs)이 인가되고, 이에 따라 상기 전기적 퓨즈(e-fuse)의 타 단으로 전압(Vfs)이 인가되면, 상기 전기적 퓨즈는 블로잉되어 상기 전기적 퓨즈 사이의 저항값이 증가될 수 있다. 즉, 전기적 퓨즈(e-fuse)는 물리적으로 단락될 수 있다.
상기 퓨즈 양단에 소정의 전압을 인가하여 저항을 감지함으로써 퓨즈의 블로잉 여부를 확인할 수 있다.
도 2a, 도 3a 및 도 4a는 본 발명의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이고, 도 2b 내지 도 2g는 도 2a의 반도체 소자의 퓨즈 구조물을 설명하기 위한 평면도들이다. 도 3b 및 도 4b 각각은 도 3a 및 도 4a의 반도체 소자의 퓨즈 구조물들을 설명하기 위한 평면도들이다.
도 2a, 도 3a 및 도 4a를 참조하면, 반도체 소자는 기판(100) 상에 배치되는 트랜지스터(TR) 및 퓨즈 구조물(170)을 포함할 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 및 실리콘/게르마늄 중 하나를 포함하는 반도체 기판이거나, SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판일 수 있다.
상기 기판(100)은 액티브 영역들(102)을 정의하는 소자 분리막(104)을 포함할 수 있다. 소자 분리막(104)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물을 포함할 수 있다.
본 실시예에 따르면, 상기 기판(100)은 상기 트랜지스터(TR)가 배치되는 제1 영역과, 상기 퓨즈 구조물(170)이 배치되는 제2 영역을 포함할 수 있다.
상기 제1 영역의 상기 트랜지스터(TR)는 상기 퓨즈 구조물(170)과 전기적으로 연결되어, 상기 퓨즈 구조물(170)을 스위칭하는 기능을 수행할 수 있다. 한편, 상세하게 도시되지는 않았으나, 상기 제1 영역은 메모리 셀 영역으로 상기 트랜지스터(TR)는 캐퍼시터(capacitor)와 같은 정보 저장 요소와 전기적으로 연결된 메모리 소자의 일부로 기능할 수 있다.
도 2a, 도 3a 및 도 4a에서, 상기 트랜지스터(TR)를 플래나 구조의 트랜지스터(planar transistor)를 예시적으로 설명하기로 한다.
통상적으로, 상기 반도체 소자를 형성하는데 있어서, 예컨대 기판(100)에서부터 배선 구조물(180, 182, 184, 194, 196, 198)을 형성함에 있어, 크게 3개로 분류될 수 있다. 첫 번째로 FEOL(front-end-of-line) 공정에서는 기판(100)을 마련하고, 상기 기판(100)에 소자 분리막(104)을 형성하고, 트랜지스터(TR)를 형성하는 공정을 포함할 수 있다. 상기 트랜지스터(TR)은 게이트 절연막, 게이트 전극(106), 제1 및 제2 불순물 영역들(110a, 110b) 및 스페이서를 포함할 수 있다. 두 번째로, MOL(middle-of-line) 공정에서는 상기 트랜지스터(TR)의 제1 및 제2 불순물 영역들(110a, 110b)과 전기적으로 각각 연결되는 제1 및 제2 콘택 플러그들(130, 135)을 형성하고, 상기 트랜지스터(TR)의 게이트 전극(106)과 전기적으로 연결되는 제3 콘택 플러그(160)를 형성하는 공정을 포함할 수 있다. 세 번째로, BEOL(back-end-of-line) 공정에서는 배선 구조물(180, 182, 184, 194, 196, 198)을 형성하고, TSV(through silicon via, 도시되지 않음), 범핑(bumping, 도시되지 않음) 및 재배선(redistribution, 도시되지 않음) 공정을 포함할 수 있다.
상기 기판(100)의 제1 영역에 FEOL, MOL 및 BEOL 공정이 순차적으로 진행되는 동안, 상기 기판(100)의 제2 영역에 퓨즈 구조물(170)이 형성될 수 있다. 본 발명의 실시예들에 따르면, 상기 퓨즈 구조물(170)은 MOL 공정 중에 형성될 수 있다.
일반적으로 퓨즈 구조물(170)은 BEOL 공정에서 형성되지만, 본 발명의 실시예들에 따르면, 상기 퓨즈 구조물(170)을 MOL 공정 중에 형성함으로써, 더 이른 공정에서 반도체 소자의 동작 검증이 가능할 수 있다. 또한, BEOL 공정은 전술한 바와 같이 배선 구조물(180, 182, 184, 194, 196, 198)을 형성하는 공정을 포함하는데, 상기 배선 구조물(180, 182, 184, 194, 196, 198)은 반도체 소자의 종류에 따라 그 공정 변화가 많은 반면, MOL 공정은 상대적으로 그 공정 변화가 적어 상기 퓨즈 구조물(170)을 더욱 효과적으로 형성할 수 있다.
이하에서, 트랜지스터(TR), 제1 내지 제3 콘택 플러그들(130, 135, 160), 배선 구조물(180, 182, 184, 194, 196, 198) 및 퓨즈 구조물(170)에 대하여 상세하게 설명하기로 한다.
도 2a, 도 3a 및 도 4a에 도시된 본 발명의 실시예들에 따르면, 상기 제1 영역에, 상기 트랜지스터(TR)의 제1 및 제2 불순물 영역들(110a, 110b)에 각각 연결되는 제1 및 제2 콘택 플러그들(130, 135)이 배치될 수 있다. 상기 제1 콘택 플러그(130)는 제1 높이(first height, HT1)를 가질 수 있다. 상기 제2 콘택 플러그(135)은 상기 제1 콘택 플러그(130)와 실질적으로 동일한 제1 높이(HT1)를 가질 수 있다. 또한, 상기 제1 및 제2 콘택 플러그들(130, 135) 각각의 상부면은 실질적으로 동일한 평면일 수 있다. 상기 제3 콘택 플러그(160)는 상기 트랜지스터(TR)의 게이트 전극(106)에 전기적으로 연결되는 제3 콘택 플러그(160)가 더 배치될 수 있다. 상기 제3 콘택 플러그(160)는 상기 제1 높이(HT1)보다 작은 제2 높이(HT2)를 가지며, 상기 제3 콘택 플러그(160)의 상부면은 상기 제1 및 제2 콘택 플러그들(130, 135)의 각각의 상부면과 실질적으로 동일한 평면일 수 있다.
상기 퓨즈 구조물(170)은 제1 퓨즈 콘택 플러그(140), 제2 퓨즈 콘택 플러그(150) 및 연결 패턴(165)을 포함할 수 있다. 상기 제1 퓨즈 콘택 플러그(140)는 상기 제1 콘택 플러그(130)와 실질적으로 동일한 제1 높이(HT1)를 가지며, 상기 제2 퓨즈 콘택 플러그(150)도 상기 제2 콘택 플러그(135)와 실질적으로 동일한 제1 높이(HT1)를 가질 수 있다. 또한, 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 각각의 상부면은 실질적으로 동일한 평면이며, 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 각각의 상부면과 실질적으로 동일한 평면일 수 있다. 상기 연결 패턴(165)은 상기 제3 콘택 패턴과 실질적으로 동일한 제2 높이(HT2)를 가지며, 상기 연결 패턴(165)의 상부면은 상기 제3 콘택 패턴의 상부면과 실질적으로 동일한 평면일 수 있다.
후속하여 상세하게 설명하겠지만, 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)은 상기 제1 및 제2 콘택 플러그들(130, 135)이 형성되는 동안 형성될 수 있다. 따라서, 전술한 바와 같이 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)의 높이(HT1)와 상기 제1 및 제2 콘택 플러그들(130, 135)의 높이(HT1)가 실질적으로 동일할 수 있다. 더불어, 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)과 상기 제1 및 제2 콘택 플러그들(130, 135)은 동일한 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)과 상기 제1 및 제2 콘택 플러그들(130, 135)은 불순물이 도핑된 폴리실리콘이나, 텅스텐과 같은 금속을 포함할 수 있다.
또한, 상기 연결 패턴(165)은 상기 제3 콘택 플러그(160)가 형성되는 동안 형성될 수 있다. 따라서, 전술한 바와 같이 상기 연결 패턴(165)의 높이(HT2)는 상기 제3 콘택 플러그(160)의 높이(HT2)와 실질적으로 동일할 수 있다. 더불어, 상기 연결 패턴(165)과 상기 제3 콘택 플러그(160)는 동일한 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 연결 패턴(165)과 상기 제3 콘택 플러그(160)는 불순물이 도핑된 폴리실리콘이나, 텅스텐과 같은 금속을 포함할 수 있다.
상기 배선 구조물(180, 182, 184, 194, 196, 198)은 상기 제1 및 제2 콘택 플러그들(130, 135)과, 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 사이를 전기적으로 연결할 수 있다. 본 실시예에서는 상기 배선 구조물(180, 182, 184, 194, 196, 198)은, 상기 제1 및 제2 콘택 플러그들(130, 135)과 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)과 전기적으로 연결되는 제1 배선 구조물(180, 182, 184)과, 상기 제1 배선 구조물(180, 182, 184)과 전기적으로 연결되는 제2 배선 구조물(194, 196,198)을 포함할 수 있다. 상기 제1 배선 구조물(180, 182, 184)은 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)과 접촉하는 제1 배선 비아들(184)과, 상기 제1 배선 비아들(184)과 연결되는 제1 배선 라인들(182)을 포함하고, 상기 제1 배선 비아들(184) 및 상기 제1 배선 라인(182)은 일체(one body)일 수 있다. 상기 제1 배선 비아들(184) 및 상기 제1 배선 라인들(182) 각각은 구리, 텅스텐 또는 알루미늄과 같은 금속을 포함할 수 있다. 또한, 상기 제1 배선 구조물(180, 182, 184)은, 상기 제1 배선 비아들(184) 및 상기 제1 배선 라인들(182)의 외측면을 감싸는 제1 금속 배리어층(180)을 더 포함할 수 있다. 상기 제1 금속 배리어층(180)은 티타늄 또는 티타늄 질화물을 포함할 수 있다.
상기 제2 배선 구조물(194, 196, 198)은 상기 제1 배선 라인들(182)과 전기적으로 연결되는 제2 배선 비아들(198)과, 상기 제2 배선 비아들(198)과 전기적으로 연결되는 제2 배선 라인들(196)을 포함하고, 상기 제2 배선 비아들(198) 및 상기 제2 배선 라인들(196)은 일체일 수 있다. 상기 제2 배선 비아들(198) 및 상기 제2 배선 라인들(196) 각각은 구리, 텅스텐 또는 알루미늄과 같은 금속을 포함할 수 있다. 또한, 상기 제2 배선 구조물(194, 196, 198)은 상기 제2 배선 비아들(198) 및 상기 제2 배선 라인들(196)의 외측면을 감싸는 제2 금속 배리어층(194)을 더 포함할 수 있다. 상기 제2 금속 배리어층(194)은 티타늄 또는 티타늄 질화물을 포함할 수 있다.
상기 제2 배선 구조물(194, 196, 198) 상에, 상기 제2 배선 구조물(194, 196, 198)을 보호하기 위한 캡핑 패턴들(199)이 배치될 수 있다. 상기 캡핑 패턴들(199)는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
본 실시예에서는, 상기 배선 구조물(180, 182, 184, 194, 196, 198)이 두 층의 배선 라인들(182, 196)을 포함하는 것을 예시적으로 설명하지만 본 발명에서 배선 라인들(182, 196)의 층수를 이것으로 한정하는 것은 아니다.
이하에서는, 상기 퓨즈 구조물(170)의 평면적 구조와, 제1 및 제2 퓨즈 콘택 플러그들(140, 150)과 제1 배선 비아들(184) 사이의 관계를 구체적으로 설명하기로 한다. 설명의 용이함을 위하여, 상기 제1 퓨즈 콘택 플러그(140) 상에 배치되는 제1 배선 비아들을 184a로 설명하고, 상기 제2 퓨즈 콘택 플러그 상에 배치되는 제1 배선 비아들을 184b로 설명하기로 한다.
도 2b 내지 도 2e를 참조하면, 상기 제1 퓨즈 콘택 플러그(140)의 크기 및 구조는 상기 제2 퓨즈 콘택 플러그(150)의 크기 및 구조와 실질적으로 동일할 수 있다. 예컨대, 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 각각은 실질적으로 동일한 제1 폭(WT1)을 가질 수 있다. 상기 연결 패턴(165)은 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)보다 작은 제2 폭(WT2)을 가질 수 있다.
상기 퓨즈 구조물(170)을 블로잉할 때, 폭이 상대적으로 작은 연결 패턴(165)에서 블로잉이 발생할 수 있다. 상기 제1 폭(WT1)과 상기 제2 폭(WT2)의 차이가 클수록, 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)에 연결되는 제1 배선 비아들(184a, 184b)의 수량이 많고 크기가 클수록, 상기 퓨즈 구조물(170)의 블로잉 동작이 더 잘 발생될 수 있다.
도 2b, 도 2d 및 도 2e에서는 상기 연결 패턴(165)이 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)의 중앙 부위 사이를 연결하며, 이와는 다르게 도 2c를 참조하면 상기 연결 패턴(165)은 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)의 가장자리 부위 사이를 연결할 수 있다.
도 2d에서 상기 연결 패턴(165)의 폭(WT2')이 도 2b 및 도 2c의 연결 패턴(165)의 폭(WT2)보다 더욱 얇아, 도 2d의 연결 패턴(165)에서 블로잉이 더 용이하게 발생될 수 있다. 한편, 도 2e를 참조하면, 상기 연결 패턴(165)은 그 중앙의 폭(WT3)이 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)과 연결되는 부분의 폭(WT4)보다 작을 수 있다.
도 2f 및 도 2g를 참조하면, 상기 제1 퓨즈 콘택 플러그(140)의 크기 및 구조가 상기 제2 퓨즈 콘택 플러그(150)의 크기 및 구조와 상이할 수 있다. 상기 제2 퓨즈 콘택 플러그(150)가 상기 제1 퓨즈 콘택 플러그(140)보다 클 수 있다. 예컨대, 상기 제1 퓨즈 콘택 플러그(140)의 폭(WT1)보다 상기 제2 퓨즈 콘택 플러그(150)의 폭(WT5)이 더 클 수 있다. 있다.
도 2f를 참조하면, 상기 제1 퓨즈 콘택 플러그(140)보다 큰 크기를 갖는 제2 퓨즈 콘택 플러그(150) 상에 연결되는 제1 배선 비아들(184b)의 수량이 더 많을 수 있다. 상기 제1 배선 비아들(184a, 184b) 각각은 서로 동일한 크기 및 동일한 구조를 가지되, 상기 제1 퓨즈 콘택 플러그(140) 상에는 2개의 제1 배선 비아들(184a)이 배치되고, 상기 제2 퓨즈 콘택 플러그(150) 상에는 4개의 제1 배선 비아들(184b)이 배치될 수 있다. 본 실시예에서는 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 각각에 2개 및 4개의 배선 비아들(184a, 184b)이 배치되는 것을 예시적으로 설명하나, 본 발명이 이로 한정되는 것은 아니다.
도 2g를 참조하면, 상기 제1 퓨즈 콘택 플러그(140)보다 큰 크기를 갖는 제2 퓨즈 콘택 플러그(150) 상에 연결되는 제1 배선 비아들(184b)의 크기가 더 클 수 있다. 상기 제1 퓨즈 콘택 플러그(140) 상에 배치되는 제1 배선 비아들(184a) 각각은 제1 크기(S1)를 가지며, 상기 제2 퓨즈 콘택 플러그(150) 상에 배치되는 제1 배선 비아들(184b) 각각은 상기 제1 크기(S1)보다 큰 제2 크기(S2)를 가질 수 있다. 본 실시예에서는 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 각각에 2개의 배선 비아들(184a, 184b)이 배치되는 것을 예시적으로 설명하나, 본 발명이 이로 한정되는 것은 아니다.
도 3a 및 도 3b를 참조하면, 상기 제1 퓨즈 콘택 플러그(140)의 크기(WT1)가 상기 제2 퓨즈 콘택 플러그(150)의 크기(WT6)보다 클 수 있다. 상기 제1 배선 비아들(184a, 184b) 각각은 서로 동일한 크기 및 동일한 구조를 가지되, 상기 제1 퓨즈 콘택 플러그(140) 상에는 2개의 제1 배선 비아들(184a)이 배치되고, 상기 제2 퓨즈 콘택 플러그(150) 상에는 1개의 제1 배선 비아들(184b)이 배치될 수 있다. 본 실시예에서는 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 각각에 2개 및 1개의 배선 비아들(184a, 184b)이 배치되는 것을 예시적으로 설명하나, 본 발명이 이로 한정되는 것은 아니다.
도 4a 및 도 4b를 참조하면, 상기 제2 퓨즈 콘택 플러그(150)의 크기(WT1)가 상기 제1 퓨즈 콘택 플러그(140)의 크기(WT5)보다 클 수 있다. 상기 제1 퓨즈 콘택 플러그(140) 상에는 제1 크기(S1)의 2개의 제1 배선 비아들(184a)이 배치되고, 상기 제2 퓨즈 콘택 플러그(150) 상에는 상기 제2 크기(S2)의 2개의 제2 배선 비아들(184b)이 배치될 수 있다. 본 실시예에서는 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 각각에 2개의 배선 비아들(184a, 184b)이 배치되는 것을 예시적으로 설명하나, 본 발명이 이로 한정되는 것은 아니다.
본 발명에서는 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)의 평면 구조와 상기 제1 배선 비아들(184a, 184b)의 구조 및 수량을 도 2b 내지 도 2g, 도 3a 및 도 3b, 도 4a 및 도 4b에 도시된 것으로 한정하는 것은 아니다.
도 5 내지 도 15는 본 발명이 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(100)의 제1 영역 상에 트랜지스터(TR)를 형성할 수 있다.
구체적으로, 상기 기판(100)에는 액티브 영역들(102)을 정의하는 소자 분리막(104)을 형성할 수 있다. 상기 소자 분리막(104)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물을 포함할 수 있다.
상기 기판(100)의 제1 영역 상에 게이트 절연막(105)을 형성하고, 상기 게이트 절연막(105) 상에 게이트 전극(106)을 형성할 수 있다. 상기 게이트 절연막(105)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 게이트 전극(106)은 불순물이 도핑된 폴리실리콘 및/또는 텅스텐 또는 구리와 같은 금속을 포함할 수 있다. 상기 게이트 전극(106)의 측면들에 스페이서들(108)을 형성할 수 있다. 상기 스페이서들(108)은 실리콘 질화물을 포함할 수 있다. 상기 스페이서들(108)에 의해 노출된 기판(100)의 액티브 영역들(102)로 불순물을 주입하여 제1 및 제2 불순물 영역들(110a, 110b)을 형성할 수 있다.
상기 기판(100)의 제1 영역 및 제2 영역 상에 제1 층간 절연막(120)을 형성할 수 있다. 상기 제1 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 층간 절연막(120)을 식각하여, 상기 기판(100)의 제1 영역에 상기 제1 및 제2 불순물 영역들(110a, 110b)을 각각 노출시키는 제1 및 제2 콘택 홀들(122, 124)과, 상기 기판(100)의 제2 영역에 상기 소자 분리막(104)의 일부를 노출시키는 제1 퓨즈 콘택 홀(126) 및 제2 퓨즈 콘택 홀(128)을 형성할 수 있다. 상기 제1 및 제2 퓨즈 콘택 홀들(126, 128)은 서로 이격되어 배치될 수 있다.
도 6을 참조하면, 상기 제1 및 제2 콘택 홀들(122, 124) 및 상기 제1 및 제2 퓨즈 콘택 홀들(126, 128) 각각을 도전물로 채워, 제1 콘택 플러그(130), 제2 콘택 플러그(135), 제1 퓨즈 콘택 플러그(140) 및 제2 퓨즈 콘택 플러그(150)를 각각 형성할 수 있다. 일 실시예에 따르면, 상기 도전물은 불순물이 도핑된 폴리실리콘이나, 텅스텐과 같은 금속을 포함할 수 있다.
도 7을 참조하면, 상기 제1 층간 절연막(120) 상에 마스크 패턴(도시되지 않음)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막(120)을 식각하여, 상기 기판(100)의 제1 영역에 형성된 상기 게이트 전극(106)의 상부면을 노출시키는 제3 콘택 홀(152)과, 상기 기판(100)의 제2 영역에 형성된 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 사이에 리세스(154)를 형성할 수 있다.
상기 제3 콘택 홀(152) 및 상기 리세스(154)는 동일 공정으로 수행됨으로써, 상기 제3 콘택 홀(152)의 깊이(DT)와 상기 리세스(154)의 깊이(DT)는 실질적으로 동일할 수 있다.
상기 제3 콘택 홀(152) 및 상기 리세스(154)를 형성한 후, 상기 마스크 패턴은 제거될 수 있다.
도 8을 참조하면, 상기 제3 콘택 홀(152) 및 상기 리세스(154)를 도전물로 매립하여, 상기 기판(100)의 제1 영역에 제3 콘택 플러그(160)와 상기 기판(100)의 제2 영역에 연결 패턴(165)을 각각 형성할 수 있다. 상기 도전물은 불순물이 도핑된 폴리실리콘 또는 텅스텐과 같은 금속을 포함할 수 있다.
이로써, 상기 제2 영역에 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150) 및 상기 연결 패턴(165)을 포함하는 퓨즈 구조물(170)을 형성할 수 있다.
도 9를 참조하면, 상기 제1 층간 절연막(120) 상에 제1 식각 정지막(172), 제2 층간 절연막(174), 제2 식각 정지막(176) 및 제3 층간 절연막(178)을 순차적으로 형성할 수 있다. 상기 제1 및 제2 식각 정지막들(172, 176) 각각은 상기 제2 및 제3 층간 절연막들(174, 178) 각각과 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제2 및 제3 층간 절연막들(174, 178) 각각은 실리콘 산화물을 포함하고, 상기 제1 및 제2 식각 정지막들(172, 176) 각각은 실리콘 질화물을 포함할 수 있다.
도 10을 참조하면, 상기 제3 층간 절연막(172) 및 상기 제2 식각 정지막(176)을 식각하여, 제1 개구들(181)(174)을 형성할 수 있다. 상기 제2 식각 정지막(176)은 상기 제2 층간 절연막(174)이 식각되지 않도록, 상기 식각 공정을 정지시킬 수 있다. 상기 제3 층간 절연막(178)의 식각 공정이 완료된 후, 상기 제2 식각 정지막(176)이 노출되면, 식각 공정을 조절하여 상기 제2 식각 정지막(176)을 식각하여 상기 제2 층간 절연막(174)의 상부면을 노출시키는 상기 제1 개구들(181)을 형성할 수 있다.
도 11을 참조하면, 상기 제1 개구들(181)에 의해 노출된 제2 층간 절연막(174)(172) 및 상기 제1 식각 정지막(172)을 식각하여, 상기 제1 개구들(181)과 연통되며 상기 제1 및 제2 콘택 플러그들(130, 135)과 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)의 상부면을 노출시키는 제1 비아 홀들(183)을 형성할 수 있다. 상세하게 도시되지 않았으나, 상기 제1 개구들(181)이 형성된 제3 층간 절연막(178) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 비아 홀들(183)을 형성할 수 있다.
일 실시예에 따르면, 상기 제1 식각 정지막(172)은 상기 제1 및 제2 콘택 플러그들(130, 135)과 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)이 식각되지 않도록, 상기 식각 공정을 정지시킬 수 있다. 상기 제2 층간 절연막(174)의 식각 공정이 완료된 후, 상기 식각 공정을 조절하여 상기 제1 식각 정지막(172)을 식각하여, 상기 제1 및 제2 콘택 플러그들(130, 135)과 상기 제1 및 제2 퓨즈 콘택 플러그들(140, 150)의 상부면들을 노출시킬 수 있다.
도 12를 참조하면, 상기 제1 개구들(181) 및 상기 제1 비아 홀들(183)을 포함하는 제2 및 제3 층간 절연막(174, 178) 상에 컨포멀하게 제1 금속 배리어층(180)을 형성하고, 상기 제1 금속 배리어층(180)이 형성된 제1 개구들(181) 및 제1 비아 홀들(183)을 도전물로 매립할 수 있다. 이어서, 상기 제3 층간 절연막(178)의 상부면이 노출되도록 상기 도전물 및 제1 금속 배리어층(180)을 연마하여, 제1 배선 라인들(182) 및 제1 배선 비아들(184)을 형성할 수 있다. 상기 제1 금속 배리어층(180)은 티타늄 또는 티타늄 질화물을 포함하며, 상기 도전물은 구리, 텅스텐 또는 알루미늄과 같은 금속을 포함할 수 있다. 상기 제1 금속 배리어층(180)은 상기 제1 배선 비아들(184) 및 제1 배선 라인들(182) 내 금속이 확산되는 것을 억제할 수 있다.
도 13을 참조하면, 상기 제3 층간 절연막(178) 상에 제3 식각 정지막(186), 제4 층간 절연막(188), 제4 식각 정지막(190) 및 제5 층간 절연막(192)을 순차적으로 형성한 후, 상기 제5 층간 절연막(192) 및 제4 식각 정지막(190)을 식각하여, 상기 제4 층간 절연막(188)의 부분적으로 노출시키는 제2 개구들(191)을 형성할 수 있다. 상기 제3 및 제4 식각 정지막(190)들 각각은 상기 제4 및 제5 층간 절연막(192)들 각각과 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제4 및 제5 층간 절연막(192)들 각각은 실리콘 산화물을 포함하고, 상기 제3 및 제4 식각 정지막(190)들 각각은 실리콘 질화물을 포함할 수 있다.
도 14를 참조하면, 상기 노출된 제4 층간 절연막(190)을 식각하여 상기 제2 개구들(192)과 연통되며 상기 제1 배선 라인들(180)을 노출시키는 제2 비아 홀들(193)을 형성할 수 있다.
도 15를 참조하면, 상기 제2 개구들(191) 및 상기 제2 비아 홀(193)들의 내측벽을 따라 제2 금속 배리어층(194)을 형성하고, 상기 제2 금속 배리어층(194)이 형성된 제2 개구들(191) 및 상기 제2 비아 홀들(193)을 도전물로 매립하여, 제2 배선 라인들(195) 및 제2 배선 비아들(197)을 각각 형성할 수 있다. 상기 도전물은 구리, 알루미늄 또는 텅스텐과 같은 금속을 포함할 수 있다. 도 13 내지 도 15의 공정은 도 9 내지 도 12에서 설명된 것과 유사하여, 그 상세한 설명을 생략하기로 한다.
일 실시예에 따르면, 상기 제2 배선 라인들(196) 상부에는 상기 제2 배선 라인들(196)을 보호하는 캡핑 패턴들(199)이 형성할 수 있다. 상기 캡핑 패턴들(199) 각각은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
도 2a, 도 3a 및 도 4a, 도 5 내지 도 15에서는, 상기 기판의 제1 영역에 플래나 트랜지스터를 예시적으로 설명하였으며, 이하에서는 상기 기판의 제1 영역에 배치되는 트랜지스터가 핀형 트랜지스터(fin-type transistor)를 포함할 수 있다. 그러나, 본 발명의 트랜지스터가 플래나 트랜지스터 또는 핀형 트랜지스터로 한정되는 것은 아니다.
도 16a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 16b는 도 16a의 반도체 소자를 I-I'으로 절단한 단면도이며, 도 16c는 16a의 반도체 소자의 트랜지스터를 설명하기 위한 사시도이다. 도 16a 내지 도 16c를 참조하면, 반도체 소자는 기판 상에 배치되는 트랜지스터 및 퓨즈 구조물을 포함할 수 있다. 본 실시예에서 상기 트랜지스터는 핀형 트랜지스터(fin-type transistor)를 예시적으로 설명하기로 한다.
도 16a, 도 16b 및 도 16c를 참조하면, 상기 반도체 소자는 기판(200) 상에 배치되는 핀형 트랜지스터(NTR, PTR) 및 퓨즈 구조물(FS)을 포함할 수 있다.
상기 기판(200)은 액티브 영역들(202)을 정의하는 소자 분리막(204)을 포함할 수 있다. 상세하게 도시되지 않았으나, 상기 액티브 영역들(202)은 각각은 제1 방향(DR1)으로 연장하는 하부 패턴과, 상기 핀형 트랜지스터들(NTR, PTR) 각각과 접하는 상부 패턴들을 포함할 수 있다. 하나의 연장하는 하부 패턴 상에 상기 상부 패턴들이 제1 방향으로 서로 이격되어 배치될 수 있다. 또한, 상기 상부 패턴들 각각은 상기 하부 패턴으로부터 상부로 연장된 기둥 형상을 가질 수 있다. 한편, 상기 소자 분리막(204)의 상부면은 상기 액티브 영역들(202)의 상부 패턴들 각각의 상부면보다 낮을 수 있다. 또한, 상기 액티브 영역들(202)의 하부 패턴들 각각의 상부면은 상기 소자 분리막(204)의 상부면과 실질적으로 동일한 평면이거나, 낮을 수 있다.
일 실시예에 따르면, 상기 핀형 트랜지스터들(NTR, PTR)은 NMOS 트랜지스터(NTR) 및 PMOS 트랜지스터(PTR)를 포함할 수 있다. 상세하게 도시되지 않았으나, 상기 NMOS 트랜지스터(NTR)가 배치되는 위치의 액티브 영역들은 P형 불순물이 도핑된 실리콘게르마늄을 포함하는 N-웰 영역(N-well region)을 포함할 수 있다. 이와는 다르게, 상기 PMOS 트랜지스터(PTR)가 배치되는 위치의 액티브 패턴들은 N형 불순물이 도핑된 실리콘게르마늄을 포함하는 P-웰 영역을 포함할 수 있다.
상기 핀형 트랜지스터들(NTR, PTR) 각각은 게이트 절연막(210), 게이트 전극(212), 제1 및 제2 불순물 영역들(216, 218)을 포함할 수 있다.
게이트 전극들(212) 각각은 상기 제1 방향(DR1)을 가로지르는 제2 방향(DR2)으로 연장하며, 서로 제1 방향(DR1)으로 이격될 수 있다. 상기 게이트 전극(212)은 적어도 하나의 금속층을 포함할 수 있다. 일 예로, 상기 게이트 전극(212)은 티타늄, 텅스텐, 탄탈륨 및 알루미늄 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 전극(212)은 순차적으로 적층된 도전성 질화물(예를 들면, 티타늄 질화물 또는 탄탈륨 질화물) 및 금속(예를 들면, 알루미늄, 텅스텐)을 포함할 수 있다.
상기 게이트 절연막(210)은 상기 게이트 전극(212)의 하부면 및 측면을 감싸는 "U"자 형상을 가질 수 있다. 상기 게이트 절연막(210)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질로 형성될 수 있다. 상기 게이트 절연막(210)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(212)의 측벽에는 스페이서(214)가 더 배치될 수 있다. 상기 스페이서(214)는 상기 제2 방향으로 연장할 수 있다. 이 경우, 상기 게이트 절연막(210)은 상기 게이트 전극(212) 및 상기 스페이서(214) 사이에 배치될 수 있다. 상기 스페이서(214)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 및 제2 불순물 영역들(216, 218)은 상기 게이트 전극(212)에 의해 노출된 액티브 영역(202) 상에 에피택시얼 성장 공정을 통해 형성될 수 있다. 구체적으로, 상기 제1 및 제2 불순물 영역들(216, 218)은 상기 액티브 영역들(202)의 인접한 상부 패턴들 사이에서 노출된 하부 패턴들 상에 형성될 수 있다. 또한, 상기 제1 및 제2 불순물 영역들(216, 218) 각각의 상부면은 상기 기판(200)의 상부면보다 높을 수 있다.
상기 핀형 트랜지스터가 NMOS 트랜지스터일 경우, 실리콘을 공정 가스로 사용하는 에피택시얼 성장 공정을 수행하여, 인장력을 갖는 실리콘(tensile silicon)을 포함하는 제1 및 제2 불순물 영역들(216, 218)을 형성할 수 있다.
상기 핀형 트랜지스터가 PMOS 트랜지스터일 경우, 실리콘 및 게르마늄을 공정 가스로 사용하는 에피택시얼 성장 공정을 수행하여, 압축력을 갖는 실리콘게르마늄을 포함하는 제1 및 제2 불순물 영역들(216, 218)을 형성할 수 있다. 상기 제1 영역에, 상기 트랜지스터의 제1 및 제2 불순물 영역들(216, 218)에 각각 연결되는 제1 및 제2 콘택 플러그들(222, 223)이 배치될 수 있다. 상기 제1 및 제2 콘택 플러그들(222, 223) 각각은 실질적으로 동일한 제1 높이를 가질 수 있다. 또한, 상기 제1 및 제2 콘택 플러그들(222, 223) 각각의 상부면은 실질적으로 동일한 평면일 수 있다. 상기 게이트 전극(212)과 전기적으로 연결되는 제3 콘택 플러그(224)가 더 배치될 수 있다. 상기 제3 콘택 플러그(224)는 상기 제1 높이보다 작은 제2 높이를 가지며, 상기 제3 콘택 플러그(224)의 상부면은 상기 제1 및 제2 콘택 플러그들(222, 223)의 각각의 상부면과 실질적으로 동일한 평면일 수 있다.
상기 퓨즈 구조물(FS)은 제1 퓨즈 콘택 플러그(226), 제2 퓨즈 콘택 플러그(228) 및 연결 패턴(230)을 포함할 수 있다. 상기 제1 및 제2 퓨즈 콘택 플러그들(226, 228) 각각은 상기 제1 또는 제2 콘택 플러그(222, 223)와 실질적으로 동일한 제1 높이를 가지며, 상기 연결 패턴(230)은 상기 제3 콘택 플러그(224)와 실질적으로 동일한 제2 높이를 가질 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 콘택 플러그들(222, 223)이 형성되는 동안 상기 제1 및 제2 퓨즈 콘택 플러그들(226, 228)이 함께 형성될 수 있다. 또한, 상기 제3 콘택 플러그(224)가 형성되는 동안 상기 연결 패턴(230)이 함께 형성될 수 있다.
상기 트랜지스터, 상기 제1 내지 제3 콘택 플러그들(222, 223, 224) 및 상기 퓨즈 구조물(FS)은 제1 층간 절연막(220)에 의해 덮일 수 있다. 상기 제1 층간 절연막(220)의 상부면은 상기 제1 내지 제3 콘택 플러그들(222, 223, 224) 각각의 상부면과 상기 퓨즈 구조물(FS)의 상부면과 실질적으로 동일할 수 있다.
상기 제1 층간 절연막(220) 상에 제2 내지 제5 층간 절연막들(232, 236, 246, 250)이 순차적으로 적층될 수 있으며, 상기 제1 내지 제5 층간 절연막들(220, 232, 236, 246, 250) 사이에는 식각 정지막들(230, 234, 244, 248)이 각각 삽입될 수 있다. 상기 제2 내지 제5 층간 절연막들(232, 236, 246, 250)에는 배선 구조물(238, 240, 242, 252, 254, 256)이 배치될 수 있다. 상기 배선 구조물(238, 240, 242, 252, 254, 256)은, 상기 제2 및 제3 층간 절연막들(232, 236) 내에 배치되며 상기 제1 및 제2 콘택 플러그들(222, 223)과, 상기 제1 및 제2 퓨즈 콘택 플러그들(226, 228)과 전기적으로 연결되는 제1 배선 구조물(238, 240, 242)과, 상기 제4 및 제5 층간 절연막들(246, 250) 내에 배치되며, 상기 제1 배선 구조물(238, 240, 242)과 전기적으로 연결되는 제2 배선 구조물(252, 254, 256)을 포함할 수 있다.
상기 제1 배선 구조물(238, 240, 242)은 제1 배선 비아들(242)과 제1 배선 라인들(240)을 포함하며, 상기 제1 배선 비아들(242)과 상기 제1 배선 라인들(240)은 다마신(damascene) 공정으로 형성될 수 있다. 예컨대, 상기 제1 배선 비아들(242)은 제2 층간 절연막(232)을 관통하며 배치되고, 상기 제1 배선 라인들(240)은 제3 층간 절연막(236)을 관통하며 배치되고, 상기 제2 및 제3 층간 절연막들(232, 236) 사이에는 식각 정지막(234)이 삽입될 수 있다. 또한, 상기 제1 배선 구조물(238, 240, 242)은 상기 제1 배선 비아들(242) 및 제1 배선 라인들(240)의 외측면을 감싸는 제1 금속 배리어층(238)을 더 포함할 수 있다.
상기 제2 배선 구조물(252, 254, 256)은 제2 배선 비아들(256)과 제2 배선 라인들(254)을 포함하며, 상기 제2 배선 비아들(256)과 상기 제2 배선 라인들(254)은 다마신 공정으로 형성될 수 있다. 예컨대, 상기 제2 배선 비아들(256)은 제4 층간 절연막(246)을 관통하며 배치되고, 상기 제2 배선 라인들(254)은 제5 층간 절연막(250)을 관통하여 배치되고, 상기 제4 및 제5 층간 절연막들(246, 250) 사이에는 식각 정지막(248)이 삽입될 수 있다. 또한, 상기 제2 배선 구조물(252, 254, 256)은 상기 제2 배선 비아들(256) 및 상기 제2 배선 라인들(254)의 외측면을 감싸는 제2 금속 배리어층(252)을 더 포함할 수 있다.
또한, 상기 제2 배선 구조물(252, 254, 256) 상에는 상기 제2 배선 구조물(252, 254, 256)을 보호하는 캡핑 패턴들(258)이 더 배치될 수 있다.
도 16a 내지 도 16c에서 설명된 반도체 소자는 트랜지스터가 핀형 트랜지스터라는 점을 제외하고는, 도 2a 내지 도 15에서 설명된 반도체 소자의 구성요소와 유사하여 그 상세한 설명을 생략하기로 한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
102: 액티브 영역
104: 소자 분리막
106: 게이트 전극
110a, 110b: 제1 및 제2 불순물 영역들
130: 제1 콘택 플러그
135: 제2 콘택 플러그
160: 제3 콘택 플러그
140: 제1 퓨즈 콘택 플러그
150: 제2 퓨즈 콘택 플러그
165: 연결 패턴
170: 퓨즈 구조물
TR: 트랜지스터

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역에 배치되는 게이트 전극, 제1 및 제2 불순물 영역들을 포함하는 트랜지스터;
    상기 제1 및 제2 불순물 영역들과 상기 게이트 전극과 각각 전기적으로 연결되는 제1 내지 제3 콘택 플러그들; 및
    상기 기판의 제2 영역에 배치되며, 상기 제1 및 제2 콘택 플러그들과 동일한 제1 높이를 갖는 제1 및 제2 퓨즈 콘택 플러그들과, 상기 제3 콘택 플러그와 동일한 제2 높이를 가지며 상기 제1 및 제2 퓨즈 콘택 플러그들 사이를 연결하는 연결 패턴을 포함하는 퓨즈 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 콘택 플러그들 각각의 상부면은 상기 제1 및 제2 퓨즈 콘택 플러그들 각각의 상부면과 실질적으로 동일한 평면이며,
    상기 제3 콘택 플러그의 상부면은 상기 연결 패턴의 상부면과 실질적으로 동일한 평면인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 높이는 상기 제2 높이보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 콘택 플러그들과, 상기 제1 및 제2 퓨즈 콘택 플러그들 각각은 동일한 제1 도전물을 포함하며,
    상기 제3 콘택 플러그와 상기 연결 패턴 각각은 동일한 제2 도전물을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 및 제2 도전물 각각은 텅스텐을 포함하는 반도체 소자.
  6. 제1항에 있어서,
    평면적 관점에서, 상기 제1 및 제2 퓨즈 콘택 플러그들의 폭이 상기 연결 패턴의 폭보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 퓨즈 콘택 플러그 상에 배치되는 제1 배선 비아들;
    상기 제2 퓨즈 콘택 플러그 상에 배치되는 제2 배선 비아들; 및
    상기 제1 및 제2 배선 비아들을 전기적으로 연결하는 배선 라인을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    평면적 관점에서, 상기 제1 및 제2 퓨즈 콘택 플러그들 각각의 크기가 서로 동일하며, 상기 제1 및 제2 배선 비아들 각각의 크기 및 수량이 동일한 반도체 소자.
  9. 제7항에 있어서,
    평면적 관점에서, 상기 제1 퓨즈 콘택 플러그가 상기 제2 퓨즈 콘택 플러그보다 크며, 상기 제1 배선 비아들의 수량이 제2 배선 비아들의 수량보다 많은 반도체 소자.
  10. 제7항에 있어서,
    평면적 관점에서, 상기 제1 퓨즈 콘택 플러그가 상기 제2 퓨즈 콘택 플러그보다 크며, 상기 제1 배선 비아들의 크기가 제2 배선 비아들의 크기보다 큰 반도체 소자.
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