KR20240052555A - 컨택 패턴층이 배치된 정렬 키 구조물을 포함하는 반도체 웨이퍼 - Google Patents

컨택 패턴층이 배치된 정렬 키 구조물을 포함하는 반도체 웨이퍼 Download PDF

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KR20240052555A
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Abstract

일 실시예에 있어서, 반도체 웨이퍼는 기판의 상부에 배치되는 정렬 키 구조물; 상기 정렬 키 구조물 상에서 상기 정렬 키 구조물의 상부로 연장되도록 배치되는 컨택 패턴층; 및 상기 기판의 상부에서 상기 정렬 키 구조물 및 상기 컨택 패턴층과 접하는 절연층을 포함한다.

Description

컨택 패턴층이 배치된 정렬 키 구조물을 포함하는 반도체 웨이퍼{semiconductor wafer having alignment key pattern layer that contact pattern layer is disposed thereon}
본 개시(disclosure)는 대체로 정렬 키 구조물을 포함하는 반도체 웨이퍼에 관한 것이다.
반도체 집적 공정을 통해, 반도체 웨이퍼 상에 복수의 반도체 칩 영역이 형성될 수 있다. 상기 복수의 반도체 칩 영역은 스크라이브 레인 영역을 경계로 서로 구분될 수 있다. 상기 복수의 반도체 칩 영역은 웨이퍼 쏘잉(sawing) 공정을 통해 서로 분리됨으로써, 복수의 반도체 칩으로 제조될 수 있다.
한편, 상기 반도체 집적 공정의 리소그래피 단계를 수행할 때, 포토마스크를 상기 반도체 웨이퍼의 소정 위치에 정렬시키기 위해, 상기 반도체 웨이퍼 상에 정렬 키 패턴을 미리 형성하고 있다. 일반적으로, 상기 정렬 키 패턴은 상기 리소그래피 단계 이전의 공정 단계에서 박막층의 패턴으로 형성될 수 있다.
본 개시의 실시 예는 정렬 키 구조물 및 상기 정렬 키 구조물 상에 배치되는 컨택 패턴층을 포함하는 반도체 웨이퍼를 제공한다.
본 개시의 일 관점에 따르는 반도체 웨이퍼는 기판의 상부에 배치되는 정렬 키 구조물; 상기 정렬 키 구조물 상에서 상기 정렬 키 구조물의 상부로 연장되도록 배치되는 컨택 패턴층; 및 상기 기판의 상부에서 상기 정렬 키 구조물 및 상기 컨택 패턴층과 접하는 절연층을 포함한다.
본 개시의 다른 관점에 따르는 반도체 웨이퍼는 기판의 상부에 배치되는 정렬 키 구조물; 및 상기 정렬 키 구조물의 상부에 배치되는 스트레스 이완 구조물을 포함한다. 상기 스트레스 이완 구조물은 상기 정렬 키 구조물 상에서 상기 정렬 키 구조물의 상부로 연장되는 컨택 패턴층; 및 상기 정렬 키 구조물의 상부에서 상기 컨택 패턴층을 커버하는 연결 패턴층을 포함한다.
본 개시의 일 실시 예에 따르는 정렬 키 구조물을 포함하는 반도체 웨이퍼에서, 컨택 패턴층, 또는 컨택 패턴층과 연결 패턴층의 조합을 포함하는 스트레스 이완 구조물을 상기 정렬 키 구조물의 상부에 배치할 수 있다. 이에 따라, 상기 정렬 키 구조물이 절연층과 접하는 적층 구조에서, 상기 정렬 키 구조물과 상기 절연층 사이의 구조적 안정성이 향상될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 2a는 본 개시의 일 실시 예에 따르는 정렬 키 구조물을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 2b는 도 2a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 2c는 도 2a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 3a는 본 개시의 일 실시 예에 따르는 정렬 키 구조물 및 컨택 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 3b는 도 3a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 3c는 도 3a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 4a는 본 개시의 일 실시 예에 따르는 정렬 키 구조물, 컨택 패턴층 및 연결 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 4b는 도 4a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 4c는 도 4a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 5a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물, 컨택 패턴층 및 연결 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 5b는 도 5a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 5c는 도 5a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 6a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물, 컨택 패턴층 및 연결 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 6b는 도 6a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 6c는 도 6a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 7a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물, 컨택 패턴층 및 연결 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 7b는 도 7a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 7c는 도 7a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 8a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물 및 컨택 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 8b는 도 8a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 8c는 도 8a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 9a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물 및 컨택 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 9b는 도 9a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 9c는 도 9a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 10a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물 및 컨택 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다.
도 10b는 도 8a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다.
도 10c는 도 10a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 출원의 명세서에서 사용하는 용어들은 제시된 실시 예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 반도체 웨이퍼(1)는 기판 상의 복수의 칩 영역(10A, 10B, 10C, 10D, 10E, 10F), 및 복수의 칩 영역(10A, 10B, 10C, 10D, 10E, 10F) 사이에 위치하는 스크라이브 레인 영역(20)을 포함할 수 있다. 도 1을 참조하면, 편의상 6개의 칩 영역(10A, 10B, 10C, 10D, 10E, 10F)이 개시되지만, 반드시 이에 한정되지 않고, 반도체 웨이퍼는 다양한 개수의 칩 영역을 구비할 수 있다.
복수의 칩 영역(10A, 10B, 10C, 10D, 10E, 10F)에는 상기 기판에 대한 반도체 집적 공정을 통해 반도체 칩이 각각 형성될 수 있다. 복수의 칩 영역(10A, 10B, 10C, 10D, 10E, 10F)에 각각 형성되는 상기 반도체 칩은 실질적으로 서로 동일할 수 있다. 상기 반도체 칩은 상기 반도체 칩의 동작에 관련되는 다양한 집적 회로를 포함할 수 있다. 상기 기판에 대한 상기 반도체 집적 공정이 완료된 후에, 상기 기판이 칩 영역(10A, 10B, 10C, 10D, 10E, 10F) 별로, 분리됨으로써, 상기 반도체 칩이 칩의 형태로 제조될 수 있다.
스크라이브 레인 영역(20)은 복수의 칩 영역(10A, 10B, 10C, 10D, 10E, 10F)의 외부에 위치할 수 있다. 상기 반도체 집적 공정을 통해 상기 기판 상에 반도체 칩이 형성된 후에, 스크라이브 레인 영역(20)이 쏘잉됨으로써, 상기 반도체 칩이 분리될 수 있다. 스크라이브 레인 영역(20)에는 칩 영역을 보호하는 칩 가드, 전기 테스트 패턴, 공정 모니터링 패턴, 정렬 패턴 등이 배치될 수 있다.
도 1을 참조하면, 정렬 키 형성 영역(30A, 30B, 30C, 30D)이 스크라이브 레인 영역(20)의 일부분에 정의될 수 있다. 정렬 키 형성 영역(30A, 30B, 30C, 30D)은 정렬 키 구조물(30)이 형성되는 영역일 수 있다. 정렬 키 구조물(30)은 반도체 집적 공정의 일 리소그래피 단계에서, 포토마스크와 반도체 웨이퍼와의 정렬을 위해 상기 반도체 웨이퍼 상에 미리 형성되는 패턴 구조물일 수 있다. 도 1은 반도체 웨이퍼(1)의 스크라이브 레인 영역(20)에 4개의 정렬 키 형성 영역(30A, 30B, 30C, 30D)을 도시하고 있지만, 반드시 이에 한정되는 것은 아니다. 스크라이브 레인 영역(20)에 배치되는 정렬 키 형성 영역의 개수 및 위치에 대해서는 다양한 변형예가 가능하다.
도 2a는 본 개시의 일 실시 예에 따르는 정렬 키 구조물을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 2b는 도 2a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 2c는 도 2a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 2a 내지 도 2c를 참조하면, 반도체 웨이퍼(1)는 기판(101)의 상부에 배치되는 정렬 키 구조물(30)을 포함할 수 있다. 정렬 키 구조물(30)은 도 1의 반도체 웨이퍼(1)의 정렬 키 형성 영역(30A, 30B, 30C, 30D)에 형성될 수 있다.
기판(101)은 반도체 집적 공정이 진행될 수 있는 재질 특성을 가질 수 있다. 기판(101)은 반도체, 절연체 또는 전도체를 포함할 수 있다. 일 예로서, 기판(101)은 반도체 기판일 수 있다. 도시되지는 않지만, 기판(101)은 n형 또는 p형으로 도핑된 웰 영역을 구비할 수 있다.
기판(101)의 정렬 키 형성 영역(30A, 30B, 30C, 30D)에 적층 구조체(110)가 배치될 수 있다. 일 실시 예에서, 도 2a 내지 도 2c에 도시되지는 않지만, 적층 구조체(110)는 적어도 하나의 전도층 및 상기 적어도 하나의 전도층을 둘러싸는 절연층을 포함할 수 있다. 상기 적어도 하나의 전도층 및 상기 절연층은 도 1의 반도체 웨이퍼(1)의 칩 영역(10A, 10B, 10C, 10D, 10E, 10F)에 적어도 하나의 회로 패턴층 및 상기 회로 패턴층을 둘러싸는 층간 절연층이 각각 형성될 때, 동시에 형성될 수 있다.
도 2a 내지 도 2c를 참조하면, 적층 구조체(110) 상에 정렬 키 구조물(30)이 배치될 수 있다. 도 2a에 도시되는 것과 같이, 정렬 키 구조물(30)은 서로 다른 방향으로 배치되는 제1 및 제2 정렬 키 패턴(120a, 120b)을 구비할 수 있다. 제1 및 제2 정렬 키 패턴(120a, 120b) 각각은 복수의 단위 키 층(1000)을 포함할 수 있다.
제1 정렬 키 패턴(120a)은 제1 방향(일 예로서, x-방향)을 따라 배치될 수 있다. 일 실시 예에서, 제1 정렬 키 패턴(120a)의 복수의 단위 키 층(1000) 각각은 제1 방향(일 예로서, x-방향)으로 연장될 수 있다. 또한, 제1 정렬 키 패턴(120a)의 복수의 단위 키 층(1000)은, 상기 제1 방향에 실질적으로 수직인 제2 방향(일 예로서, y-방향)으로 배열될 수 있다. 제1 정렬 키 패턴(120a)의 복수의 단위 키 층(1000) 각각은, 제1 방향(일 예로서, x-방향)을 따르는 길이(L1) 및 제2 방향(일 예로서, y-방향)을 따르는 폭(W1)을 구비할 수 있다. 이때, 길이(L1)는 폭(W1)보다 클 수 있다.
제2 정렬 키 패턴(120b)은 제2 방향(일 예로서, y-방향)을 따라 배치될 수 있다. 일 실시 예에서, 제2 정렬 키 패턴(120b)의 복수의 단위 키 층(1000) 각각은 제2 방향(일 예로서, y-방향)으로 연장될 수 있다. 또한, 제2 정렬 키 패턴(120b)의 복수의 단위 키 층(1000)은, 상기 제2 방향에 실질적으로 수직인 제1 방향(일 예로서, x-방향)으로 배열될 수 있다. 제2 정렬 키 패턴(120b)의 복수의 단위 키 층(1000) 각각은, 제2 방향(일 예로서, y-방향)을 따르는 길이(L1) 및 제1 방향(일 예로서, x-방향)을 따르는 폭(W1)을 구비할 수 있다. 이때, 길이(L1)는 폭(W1)보다 클 수 있다.
상술한 바와 같이, 제1 및 제2 정렬 키 패턴(120a, 120b)은 적층 구조체(110)의 상면(110S) 상에서 실질적으로 서로 수직인 방향으로 배치될 수 있다. 하지만, 상기 배치 구성을 제외한 제1 및 제2 정렬 키 패턴(120a, 120b)의 나머지 구성은 실질적으로 서로 동일할 수 있다. 일 실시 예에서, 도 2a에 도시된 바와 같이, 제1 및 제2 정렬 키 패턴(120a, 120b) 각각의 복수의 단위 키 층(1000)은 서로 동일한 길이(L1) 및 폭(W1)을 구비하는 직사각형의 평면 형태를 가질 수 있다.
일 실시 예에서, 복수의 칩 영역(10A, 10B, 10C, 10D, 10E, 10F)에 각각 형성되는 반도체 칩이 DRAM 칩인 경우, 제1 및 제2 정렬 키 패턴(120a, 120b)의 복수의 단위 키 층(1000)은 상기 DRAM 칩의 셀 캐패시터의 플레이트 전극과 동일 공정 단계에서 형성될 수 있다. 이에 따라, 복수의 단위 키 층(1000)은 상기 플레이트 전극과 실질적으로 동일한 재질로 이루어질 수 있다. 또한, 상기 셀 캐패시터는 상기 플레이트 전극의 하부에 스토리지 노드 전극 및 스토리지 노드 유전층을 포함할 수 있다. 이에 따라, 적층 구조체(110)는 상기 스토리지 노드 전극 및 상기 스토리지 노드 유전층에 대응되는 구조물을 복수의 단위 키 층(1000)의 하부에 포함할 수 있다.
일 실시 예에서, 도 2b 및 도 2c를 참조하면, 복수의 단위 키 층(1000) 각각은 상기 플레이트 전극에 대응하도록, 제1 전도층(122), 및 제1 전도층(122) 상에 배치되는 제2 전도층(124)을 포함할 수 있다. 일 예로서, 제1 전도층(122)은 전도성 실리콘 게르마늄(SiGe)을 포함하고, 제2 전도층(124)은 전도성 텅스텐 질화물(WN)을 포함할 수 있다.
도시되지는 않지만, 적층 구조체(110) 상에 정렬 키 구조물(30)을 덮는 절연층이 배치될 수 있다. 상기 절연층은 칩 영역(10A, 10B, 10C, 10D, 10E, 10F)에서, 상기 셀 캐패시터의 상기 플레이트 전극을 함께 덮도록 배치될 수 있다. 일 예로서, 상기 절연층은 산화물을 포함할 수 있다. 일 실시 예에서, 정렬 키 구조물(30)은, DRAM 칩 제조 공정 중 후공정(backend process)의 일 단계로서, 상기 절연층을 관통하여 상기 플레이트 전극을 노출시키는 컨택 홀 패턴을 형성하는 리소그래피 공정이 진행될 때, 상기 컨택 홀 패턴의 이미지를 제공하는 포토마스크와 상기 컨택 홀 패턴이 형성되는 칩 영역(10A, 10B, 10C, 10D, 10E, 10F) 사이의 정렬을 위해 사용될 수 있다.
도 3a는 본 개시의 일 실시 예에 따르는 정렬 키 구조물 및 컨택 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 3b는 도 3a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 3c는 도 3a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 3a 내지 도 3c를 참조하면, 반도체 웨이퍼(2)는 도 2a 내지 도 2c의 반도체 웨이퍼(1)와 비교할 때, 정렬 키 구조물(30) 상에 배치되는 컨택 패턴층(140)을 더 포함할 수 있다. 컨택 패턴층(140)은 정렬 키 구조물(30) 상에서 정렬 키 구조물(30)의 상부로, 일 예로서, z-방향으로, 연장되도록 배치될 수 있다. 도 3a를 참조하면, 평면도 상에서 컨택 패턴층(140)은 복수의 단위 키 층(1000) 외부의 적층 구조체(110) 상에는 배치되지 않을 수 있다.
도 3a를 참조하면, 컨택 패턴층(140)은 복수의 단위 키 층(1000) 각각의 상면(124S) 상에 배치되는 기둥 구조물을 포함할 수 있다. 일 예로서, 상기 기둥 구조물은 제1 및 제2 길이(d1, d2) 및 높이(h1)를 가지는 사각 기둥의 형태를 가질 수 있다. 도 3b에 도시되는 것과 같이, 상기 기둥 구조물의 제1 길이(d1)는 단위 키 층(1000)의 길이(L1)보다 작을 수 있다. 또한, 도 3c에 도시되는 것과 같이, 상기 기둥 구조물의 제2 길이(d2)는 단위 키 층(1000)의 폭(W1)보다 작을 수 있다. 몇몇 다른 실시 예들에 있어서, 상기 기둥 구조물은 원기둥, 타원 기둥 또는 다양한 다각 기둥의 형태를 가질 수 있다.
일 실시 예에서, 상기 기둥 구조물은 복수의 단위 키 층(1000) 각각의 상면(124S) 상에서 일 방향으로 배열될 수 있다. 일 예로서, 제1 정렬 키 패턴(120a)의 단위 키 층(1000) 상에서, 상기 기둥 구조물은 제1 방향(일 예로서, x-방향)으로 배열될 수 있다. 다른 예로서, 제2 정렬 키 패턴(120b)의 단위 키 층(1000) 상에서, 상기 기둥 구조물은 제2 방향(일 예로서, y-방향)으로 배열될 수 있다.
다른 실시 예에서, 상기 기둥 구조물은 이웃하는 단위 키 층(1000) 사이에서 일 방향으로 배열될 수 있다. 일 예로서, 제1 정렬 키 패턴(120a)의 일 단위 키 층(1000) 상에 배치되는 상기 기둥 구조물은 이웃하는 다른 단위 키 층(1000)의 상기 기둥 구조물과 제2 방향(일 예로서, y-방향)으로 중첩되도록 배열될 수 있다. 다른 예로서, 제2 정렬 키 패턴(120b)의 일 단위 키 층(1000) 상에 배치되는 상기 기둥 구조물은 이웃하는 다른 단위 키 층(1000)의 상기 기둥 구조물과 제1 방향(일 예로서, x-방향)으로 중첩되도록 배열될 수 있다.
일 실시 예에서, 정렬 키 구조물(30)이 제1 금속의 질화물을 포함하고, 컨택 패턴층(140)은 상기 제1 금속을 포함할 수 있다. 일 예로서, 복수의 단위 키 층(1000)의 제2 전도층(124)이 텅스텐 질화물을 포함하고, 컨택 패턴층(140)은 텅스텐을 포함할 수 있다.
도 3a 내지 도 3c를 참조하면, 적층 구조체(110) 상에서 정렬 키 구조물(30) 및 컨택 패턴층(140)과 각각 접하는 절연층(130)이 배치될 수 있다. 절연층(130)은 일 예로서, 산화물을 포함할 수 있다. 상기 산화물은 일 예로서, TEOS(tetraethyl orthosilicate) 또는 USG(undoped silica glass) 등을 포함할 수 있다. 상기 산화물은 낮은 유전율을 가지도록, 다공성(porous) 구조를 가질 수 있다. 도 3a 내지 도 3c에 구체적으로 도시되지는 않지만, 절연층(130)은 단층 또는 복층으로 이루어질 수 있다.
일 실시 예에서, 컨택 패턴층(140)을 형성하는 공정은 다음과 같이 진행될 수 있다. 먼저, 적층 구조체(110) 상에서 정렬 키 구조물(30)을 덮는 절연층(130)을 형성한다. 이어서, 절연층(130)을 선택적으로 식각하여 정렬 키 구조물(30)을 선택적으로 노출시키는 컨택 홀 패턴(140h)을 형성한다. 이어서, 컨택 홀 패턴(140h)을 금속으로 채워서 컨택 패턴층(140)을 형성한다. 몇몇 실시 예들에서, 컨택 패턴층(140)의 상면(140S)과 절연층(130)의 상면(130S)이 실질적으로 동일 레벨에 위치하도록 평탄화 공정이 추가로 진행될 수 있다.
일 실시 예에서, 컨택 패턴층(140)은 정렬 키 구조물(30)과 절연층(130) 사이에서 발생하는 스트레스를 이완시키는 역할을 수행할 수 있다. 일 실시 예에서, 정렬 키 구조물(30)이 금속의 질화물을 포함하고, 절연층(130)이 다공성의 산화물을 포함할 때, 정렬 키 구조물(30)과 절연층(130)에서, 서로 다른 열팽창 특성에 따른 스트레스가 발생할 수 있다. 일 예로서, 반도체 웨이퍼(2)가 반도체 집적 공정의 열 공정을 거치는 경우, 절연층(130)은 정렬 키 구조물(30)보다 열 변형에 의한 상기 부피 팽창이 클 수 있다. 이 때, 정렬 키 구조물(30)과 절연층(130)의 접촉 면적이 커질수록, 정렬 키 구조물(30)과 절연층(130) 사이에서 상기 열 변형 차이에 기인한 스트레스는 증가할 수 있다. 이에 따라, 상기 스트레스가 임계값을 초과하게 되면, 절연층(130)이 정렬 키 구조물(30)로부터 박리되는 현상이 발생할 수 있다.
본 개시의 일 실시 예에 따르면, 컨택 패턴층(140)은 절연층(130)을 관통하여 단위 키 층(1000)의 제2 전도층(124)과 접하도록 배치될 수 있다. 일 실시 예에서, 컨택 패턴층(140)의 상기 기둥 구조물은 절연층(130) 내부에서 측면 방향(일 예로서, x-방향 또는 y-방향)으로 전파하는 상기 스트레스를 완화시키는 장벽의 역할을 수행할 수 있다. 이에 따라, 상기 열 변형 차이에 의해 절연층(130) 내에 발생하는 상기 스트레스가 감소할 수 있다. 그 결과, 제2 전도층(124) 상에 형성되는 컨택 패턴층(140)은 제2 전도층(124)과 절연층(130) 사이의 접착력(adhesion)을 향상시킬 수 있다.
도 3a 내지 도 3c를 다시 참조하면, 컨택 패턴층(140)의 상면(140S)과 절연층(130)의 상면(130S)은 동일 레벨에 위치하도록 평탄화될 수 있다. 도시되지는 않지만, 후속되는 반도체 집적 공정에서, 컨택 패턴층(140)과 절연층(130)의 상부에는 다른 절연층이 배치될 수 있다. 일 실시 예에서, 상기 다른 절연층과 절연층(130)은 실질적으로 동일한 재질로 이루어질 수 있다. 다르게는, 상기 다른 절연층과 절연층(130)은 서로 다른 재질로 이루어질 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에서, 반도체 웨이퍼(2)는 정렬 키 구조물(30)의 상부에 배치되는 컨택 패턴층(140)을 포함하는 스트레스 이완 구조물을 포함할 수 있다. 컨택 패턴층(140)은 상기 열 변형 차이에 기인하여 절연층(130)에서 발생하는 스트레스를 완화시킬 수 있다.
도 4a는 본 개시의 일 실시 예에 따르는 정렬 키 구조물, 컨택 패턴층 및 연결 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 4b는 도 4a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 4c는 도 4a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 4a 내지 도 4c를 참조하면, 반도체 웨이퍼(3)는 도 3a 내지 도 3c의 반도체 웨이퍼(2)와 비교할 때, 정렬 키 구조물(30)의 상부에서 컨택 패턴층(140)을 커버하도록 배치되는 연결 패턴층(145)를 더 포함할 수 있다.
일 실시 예에 있어서, 연결 패턴층(145)은 정렬 키 구조물(30)의 적어도 일부분과 중첩되도록 배치될 수 있다. 일 실시 예에서, 제1 정렬 키 패턴(120a)의 상부에 배치되는 연결 패턴층(145)은 제1 정렬 키(120a)의 복수의 단위 키 층(1000)을 덮도록 배치될 수 있다. 제1 정렬 키 패턴(120a)의 상부에 배치되는 연결 패턴층(145)은 제1 방향(일 예로서, x-방향)을 따르는 길이(L2) 및 제2 방향(일 예로서, y-방향)을 따르는 폭(W2)을 가질 수 있다. 이때, 연결 패턴층(145)의 길이(L2) 및 폭(W2)은 제1 정렬 키(120a)의 복수의 단위 키 층(1000)의 길이(L1) 및 폭(W1)보다 각각 클 수 있다. 마찬가지로, 제2 정렬 키 패턴(120b)의 상부에 배치되는 연결 패턴층(145)은 제2 정렬 키(120b)의 복수의 단위 키 층(1000)을 덮도록 배치될 수 있다. 제2 정렬 키 패턴(120b)의 상부에 배치되는 연결 패턴층(145)은 제2 방향(일 예로서, y-방향)을 따르는 길이(L2) 및 제1 방향(일 예로서, y-방향)을 따르는 폭(W2)을 가질 수 있다. 이때, 연결 패턴층(145)의 길이(L2) 및 폭(W2)은 제2 정렬 키(120b)의 복수의 단위 키 층(1000)의 길이(L1) 및 폭(W1)보다 각각 클 수 있다.
도 4a 내지 도 4c를 참조하면, 연결 패턴층(145)은 컨택 패턴층(140)의 상면(140S)과 절연층(130)의 상면(130S) 상에 배치될 수 있다. 일 실시 예에 있어서, 정렬 키 구조물(30)이 제1 금속의 질화물을 포함하고, 컨택 패턴층(140)이 상기 제1 금속을 포함하고, 연결 패턴층(145)은 상기 제1 금속과 다른 제2 금속을 포함할 수 있다. 일 예로서, 정렬 키 구조물(30)의 제2 전도층(124)이 텅스텐 질화물을 포함하고, 컨택 패턴층(140)이 텅스텐을 포함하고, 연결 패턴층(145)은 구리를 포함할 수 있다. 절연층(130)은 산화물을 포함할 수 있다. 상기 산화물은 일 예로서, TEOS(tetraethyl orthosilicate) 또는 USG(undoped silica glass) 등을 포함할 수 있다. 상기 산화물은 낮은 유전율을 가지도록, 다공성(porous) 구조를 가질 수 있다.
일 실시 예에서, 연결 패턴층(145)을 형성하는 공정은 절연층(130)과 컨택 패턴층(140) 상에 금속층을 형성하고, 상기 금속층을 선택적으로 식각하여, 금속 패턴층을 형성하는 과정으로 진행될 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에서, 반도체 웨이퍼(3)는 정렬 키 구조물(30)의 상부에 배치되며, 컨택 패턴층(140)과 연결 패턴층(145)을 포함하는 스트레스 이완 구조물을 포함할 수 있다. 연결 패턴층(145)은 절연층(130) 내부의 컨택 패턴층(140)을 커버하도록 배치됨으로써, 컨택 패턴층(140)과 함께, 상기 열 변형 차이에 기인하여 절연층(130)에서 발생하는 스트레스를 완화시킬 수 있다.
도 5a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물, 컨택 패턴층 및 연결 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 5b는 도 5a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 5c는 도 5a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 5a 내지 도 5c를 참조하면, 반도체 웨이퍼(4)는 도 4a 내지 도 4c의 반도체 웨이퍼(3)와 비교할 때, 연결 패턴층(145) 상에 배치되는 컨택 패턴층(160) 및 연결 패턴층(165)를 더 포함할 수 있다. 설명의 편의상, 이하에서는, 정렬 키 구조물(30) 상에 배치되는 컨택 패턴층(140)을 제1 컨택 패턴층(140)으로 명명하고, 연결 패턴층(145) 상에 배치되는 컨택 패턴층(160)을 제2 컨택 패턴층(160)으로 명명한다. 또한, 제1 컨택 패턴층(140)을 커버하는 연결 패턴층(145)을 제1 연결 패턴층(145)으로 명명하고, 제2 컨택 패턴층(160)을 커버하는 연결 패턴층(165)을 제2 연결 패턴층(165)으로 명명한다.
도 5a 내지 도 5c를 참조하면, 제2 컨택 패턴층(160)은 제1 연결 패턴층(145) 상에서, 제1 연결 패턴층(145)의 상부로, 일 예로서 z-방향으로, 연장되도록 배치될 수 있다. 도 5a 및 도 5b를 참조하면, 제2 컨택 패턴층(160)은 제1 연결 패턴층(145) 상에 배치되는 기둥 구조물을 포함할 수 있다. 일 예로서, 상기 기둥 구조물은 제1 및 제2 길이(d3, d4) 및 높이(h2)를 가지는 사각 기둥의 형태를 가질 수 있다. 몇몇 다른 실시 예들에 있어서, 상기 기둥 구조물은 원기둥, 타원 기둥 또는 다양한 다각 기둥의 형태를 가질 수 있다.
제2 컨택 패턴층(160) 상에는 제2 연결 패턴층(165)이 배치될 수 있다. 제2 연결 패턴층(165)은 제2 컨택 패턴층(160)을 커버하도록 배치될 수 있다. 제2 연결 패턴층(165)은 길이(L3) 및 폭(W3)을 가질 수 있다. 일 실시 예에 있어서, 제2 연결 패턴층(165)은 제1 연결 패턴층(145)의 적어도 일부분과 중첩되도록 배치될 수 있다. 일 예로서, 제1 및 제2 연결 패턴층(145, 165)은 서로 중첩되도록 배치될 수 있다.
일 실시 예에서, 제2 컨택 패턴층(160) 및 제2 연결 패턴층(165)은 듀얼 다마신 공정(dual damascene process)을 통해 형성될 수 있다. 구체적으로, 절연층(130) 상에서 제1 연결 패턴층(145)을 덮는 다른 절연층(150)이 형성될 수 있다. 설명의 편의상 이하에서는, 하부에 위치하는 절연층(130)을 제1 절연층(130)이라 명명하고, 상부의 절연층(150)을 제2 절연층(150)이라 명명한다. 한편, 제2 절연층(150)을 관통하여 제1 연결 패턴층(145)을 노출시키는 컨택 홀 패턴(160h) 및 컨택 홀 패턴(160h)의 상부에 트렌치 패턴(165h)을 형성한다. 이어서, 컨택 홀 패턴(160h) 및 트렌치 패턴(165h)을 금속으로 채움으로써, 제2 컨택 패턴층(160) 및 제2 연결 패턴층(165)을 동시에 형성할 수 있다. 이에 따라, 제2 컨택 패턴층(160) 및 제2 연결 패턴층(165)은 실질적으로 동일한 재질로 이루어질 수 있다. 일 예로서, 제2 컨택 패턴층(160) 및 제2 연결 패턴층(165)은 구리를 포함할 수 있다. 몇몇 실시 예들에서, 제2 연결 패턴층(165)의 상면(165S)과 제2 절연층(150)의 상면(150S)이 동일 레벨에 위치하도록, 제2 연결 패턴층(165) 및 제2 절연층(150)에 대한 평탄화 공정이 추가로 진행될 수 있다.
제2 절연층(150)은 산화물을 포함할 수 있다. 상기 산화물은 일 예로서, TEOS(tetraethyl orthosilicate) 또는 USG(undoped silica glass) 등을 포함할 수 있다. 상기 산화물은 낮은 유전율을 가지도록, 다공성(porous) 구조를 가질 수 있다. 일 실시 예에서, 제2 절연층(150)은 제1 절연층(130)과 동일한 재질로 이루어질 수 있다. 다른 실시 예에서, 제2 절연층(150)은 제1 절연층(130)과 다른 재질로 이루어질 수 있다
상술한 바와 같이, 본 개시의 일 실시 예에서, 반도체 웨이퍼(4)는 정렬 키 구조물(30)의 상부에 배치되며, 제1 및 제2 컨택 패턴층(140, 160), 및 제1 및 제2 연결 패턴층(145, 165)을 포함하는 스트레스 이완 구조물을 포함할 수 있다. 제1 및 제2 컨택 패턴층(140, 160), 및 제1 및 제2 연결 패턴층(145, 165)은 열 변형 차이에 기인하여 제1 및 제2 절연층(130, 150)에서 발생하는 스트레스를 완화시킬 수 있다.
도 6a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물, 컨택 패턴층 및 연결 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 6b는 도 6a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 6c는 도 6a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 6a 내지 도 6c를 참조하면, 반도체 웨이퍼(5)는 도 5a 내지 도 5c의 반도체 웨이퍼(4)와 비교할 때, 제2 연결 패턴층(165) 상에 배치되는 컨택 패턴층(180)을 더 포함할 수 있다. 설명의 편의상 이하에서, 컨택 패턴층(180)을 제3 컨택 패턴층(180)으로 명명한다. 제3 컨택 패턴층(180)은 제2 연결 패턴층(165) 상에서 제2 연결 패턴층(165)의 상부로 연장되도록, 일 예로서, z-방향으로 연장되도록, 배치될 수 있다. 제3 컨택 패턴층(180)은 원기둥, 타원 기둥, 또는 다양한 다각 기둥 형태의 기둥 구조물을 포함할 수 있다. 도 6a 및 도 6b를 참조하면, 평면도 상에서 제3 컨택 패턴층(180)은 제2 연결 패턴층(165) 외부의 제2 절연층(150) 상에는 배치되지 않을 수 있다.
일 실시 예에서, 제3 컨택 패턴층(180)을 형성하는 방법은, 제2 연결 패턴층(165) 및 제2 절연층(150) 상에 절연층(170)(이하, 제3 절연층(170)으로 명명)을 형성하는 과정, 절연층(170)을 선택적으로 식각하여 제2 연결 패턴층(165)을 노출시키는 컨택 홀 패턴(180h)을 형성하는 과정, 및 컨택 홀 패턴(180h)을 금속으로 채워서 제3 컨택 패턴층(180)을 형성하는 과정으로 진행될 수 있다. 몇몇 실시 예들에 있어서, 제3 컨택 패턴층(180)의 상면(180S)과 제3 절연층(170)의 상면(170S)이 실질적으로 동일 레벨에 위치하도록, 제3 컨택 패턴층(180)과 제3 절연층(170)에 대한 평탄화 공정이 추가로 진행될 수 있다. 제3 컨택 패턴층(180)은 일 예로서, 구리를 포함할 수 있다. 제3 절연층(170)은 산화물을 포함할 수 있다. 상기 산화물은 일 예로서, TEOS(tetraethyl orthosilicate) 또는 USG(undoped silica glass) 등을 포함할 수 있다. 상기 산화물은 낮은 유전율을 가지도록, 다공성(porous) 구조를 가질 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에서, 반도체 웨이퍼(5)는 정렬 키 구조물(30)의 상부에 배치되는 제1 내지 제3 컨택 패턴층(140, 160, 180), 및 제1 및 제2 연결 패턴층(145, 165)을 포함하는 스트레스 이완 구조물을 포함할 수 있다. 제1 내지 제3 컨택 패턴층(140, 160, 180), 및 제1 및 제2 연결 패턴층(145, 165)은 상기 열 변형 차이에 기인하여 제1 내지 제3 절연층(130, 150, 170)에서 발생하는 스트레스를 완화시킬 수 있다.
도 7a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물, 컨택 패턴층 및 연결 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 7b는 도 7a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 7c는 도 7a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 7a 내지 도 7c를 참조하면, 반도체 웨이퍼(6)는 도 6a 내지 도 6c의 반도체 웨이퍼(5)와 비교할 때, 제3 컨택 패턴층(180) 및 제3 절연층(170)의 상면 상에서 제3 컨택 패턴층(180)을 커버하도록 배치되는 연결 패턴층(185)을 더 포함할 수 있다. 이하에서는, 제3 컨택 패턴층(180)을 커버하는 연결 패턴층(185)을 제3 연결 패턴층으로 명명한다.
일 실시 예에 있어서, 제3 연결 패턴층(185)은 제2 연결 패턴층(165)의 적어도 일부분과 중첩되도록 배치될 수 있다. 일 실시 예에서, 도 7a 및 도 7b를 함께 참조하면, 제3 연결 패턴층(185)은 길이(L4) 및 폭(W4)을 가질 수 있다. 이 때, 제3 연결 패턴층(185)은 제2 연결 패턴층(165)과 서로 중첩되도록 배치될 수 있다.
일 실시 예에서, 제3 연결 패턴층(185)을 형성하는 공정은 제3 절연층(170)과 제3 컨택 패턴층(180) 상에 금속층을 형성하고, 상기 금속층을 선택적으로 식각하여, 금속 패턴층을 형성하는 과정으로 진행될 수 있다.
일 실시 예에서, 제3 연결 패턴층(185)이 반도체 집적 공정의 최상층 금속층일 경우, 제3 연결 패턴층(185)은 제3 컨택 패턴층(180)과 다른 재질로 이루어질 수 있다. 일 예로서, 제3 컨택 패턴층(180)은 구리를 포함하고, 제3 연결 패턴층(185)는 알루미늄을 포함할 수 있다. 최상층 금속층의 경우 반도체 칩에 대한 전기적 테스트 시, 탐침이 접촉하는 테스트 패드에 적용되므로, 상기 최상층 금속층은 구리보다 우수한 연성이 요청되기 때문일 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에서, 반도체 웨이퍼(6)는 정렬 키 구조물(30)의 상부에 배치되며, 제1 내지 제3 컨택 패턴층(140, 160, 180)과 제1 내지 제3 연결 패턴층(145, 165, 185)을 포함하는 스트레스 이완 구조물을 포함할 수 있다. 제1 내지 제3 컨택 패턴층(140, 160, 180)과 제1 내지 제3 연결 패턴층(145, 165, 185)은 상기 열 변형 차이에 기인하여 제1 내지 제3 절연층(130, 150, 170)에서 발생하는 스트레스를 완화시킬 수 있다.
도 8a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물 및 컨택 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 8b는 도 8a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 8c는 도 8a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 8a 내지 도 8c를 참조하면, 반도체 웨이퍼(7)는 도 3a 내지 도 3c와 관련하여 설명한 반도체 웨이퍼(2)와 비교하여, 컨택 패턴층(141)의 배치 구성이 서로 차별될 수 있다.
도 8a 내지 도 8c를 참조하면, 컨택 패턴층(141)은 복수의 단위 키 층(1000) 각각의 상면(124S) 상에 배치되는 기둥 구조물을 포함할 수 있다. 상기 기둥 구조물은 사각 기둥의 형태를 가지나, 반드시 이에 한정되지 않고, 상기 기둥 구조물은 원기둥, 타원 기둥 또는 다양한 다각 기둥의 형태를 가질 수 있다.
일 실시 예에서, 제1 정렬 키 패턴(120a)의 단위 키 층(1000) 상에서, 상기 기둥 구조물은 제1 방향(일 예로서, x-방향)으로 배열될 수 있다. 다른 예로서, 제2 정렬 키 패턴(120b)의 단위 키 층(1000) 상에서, 상기 기둥 구조물은 제2 방향(일 예로서, y-방향)으로 배열될 수 있다.
일 실시 예에서, 상기 기둥 구조물은 이웃하는 단위 키 층(1000) 사이에서 서로 엇갈리도록, 즉, 지그재그 형태로 배열될 수 있다. 일 예로서, 제1 정렬 키 패턴(120a)의 복수의 단위 키 층(1000) 중 어느 하나의 단위 키 층 상에 배치되는 상기 기둥 구조물은 이웃하는 다른 단위 키 층(1000) 상에 배치되는 상기 기둥 구조물과 제2 방향(일 예로서, y-방향)에 대해 엇갈리도록 배열될 수 있다. 다른 예로서, 제2 정렬 키 패턴(120b)의 복수의 단위 키 층(1000) 중 어느 하나의 단위 키 층 상에 배치되는 상기 기둥 구조물은 이웃하는 다른 단위 키 층(1000) 상에 배치되는 상기 기둥 구조물과 제1 방향(일 예로서, x-방향)에 대해 엇갈리도록 배열될 수 있다
도 9a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물 및 컨택 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 9b는 도 9a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 9c는 도 9a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 9a 내지 도 9c를 참조하면, 반도체 웨이퍼(8)는 도 3a 내지 도 3c와 관련하여 설명한 반도체 웨이퍼(2)와 비교하여, 컨택 패턴층(142)의 배치 구성이 서로 차별될 수 있다.
도 9a를 참조하면, 컨택 패턴층(142)은 복수의 단위 키 층(1000) 각각의 상면(124S) 상에 배치되는 벽(Wall) 구조물을 포함할 수 있다. 일 실시 예에서, 제1 정렬 키 패턴(120a)의 복수의 단위 키 층(1000) 각각의 상부에서, 상기 벽 구조물은 제1 방향(일 예로서, x-방향)으로 연장될 수 있다. 이때, 서로 다른 복수의 단위 키 층(1000) 상에서 상기 벽 구조물은 제2 방향(일 예로서, y-방향)으로 중첩되도록 배열될 수 있다. 다른 예로서, 제2 정렬 키 패턴(120b)의 복수의 단위 키 층(1000) 각각의 상부에서, 상기 벽 구조물은 제2 방향(일 예로서, y-방향)으로 연장될 수 있다. 이때, 복수의 단위 키 층(1000) 상에서 상기 벽 구조물은 제1 방향(일 예로서, x-방향)으로 중첩되도록 배열될 수 있다.
일 실시 예에서, 상기 벽 구조물은 길이(da) 및 폭(db)을 구비할 수 있다. 상기 벽 구조물의 길이(da) 및 폭(db)은 각각 단위 키 층(1000)의 길이(L1) 및 폭(W1)보다 작을 수 있다.
도 10a는 본 개시의 다른 실시 예에 따르는 정렬 키 구조물 및 컨택 패턴층을 포함하는 반도체 웨이퍼를 개략적으로 나타내는 평면도이다. 도 10b는 도 8a의 상기 반도체 웨이퍼를 A-A'로 절취한 단면도이다. 도 10c는 도 10a의 상기 반도체 웨이퍼를 B-B'로 절취한 단면도이다.
도 10a 내지 도 10c를 참조하면, 반도체 웨이퍼(9)는 도 9a 내지 도 9c와 관련하여 설명한 반도체 웨이퍼(8)와 비교하여, 컨택 패턴층(143)의 배치 구성이 서로 차별될 수 있다.
도 10a를 참조하면, 컨택 패턴층(143)은 복수의 단위 키 층(1000) 각각의 상면(124S) 상에 배치되는 복수의 벽(Wall) 구조물을 포함할 수 있다. 상기 복수의 벽 구조물 각각은 길이(da') 및 폭(db')을 가질 수 있다. 도 10a에서, 일 단위 키 층(1000) 상에서 복수의 벽 구조물은 서로 이격하여 배치될 수 있다.
일 실시 예에서, 제1 정렬 키 패턴(120a)의 일 단위 키 층(1000) 상에서, 상기 복수의 벽 구조물은 제1 방향(일 예로서, x-방향)으로 각각 연장될 수 있다. 이때, 상기 일 단위 키 층(1000) 상에서 상기 복수의 벽 구조물은 제2 방향(일 예로서, y-방향)으로 중첩되도록 배열될 수 있다. 다른 예로서, 제2 정렬 키 패턴(120b)의 일 단위 키 층(1000) 상에서, 상기 복수의 벽 구조물은 제2 방향(일 예로서, y-방향)으로 각각 연장될 수 있다. 이때, 상기 일 단위 키 층(1000) 상에서 상기 복수의 벽 구조물은 제1 방향(일 예로서, x-방향)으로 중첩되도록 배열될 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르면, 반도체 웨이퍼는 정렬 키 구조물 상에서 상기 정렬 키 구조물의 상부로 연장되도록 배치되는 컨택 패턴층을 포함할 수 있다. 상기 컨택 패턴층은 상기 정렬 키 구조물과 접하는 절연층 내부에 발생하는 스트레스를 완화시킬 수 있다. 일 시뮬레이션 결과에 따르면, 상기 컨택 패턴층이 상기 정렬 키 구조물 상에 배치되는 경우, 상기 컨택 패턴층이 배치되지 않는 경우와 비교하여, 상기 절연층 내부의 스트레스는 최대 54% 완화될 수 있다.
또한, 일 실시 예에 따르면, 상기 반도체 웨이퍼는 상기 정렬 키 구조물의 상부에서 상기 컨택 패턴층을 커버하도록 배치되는 연결 패턴층을 포함할 수 있다. 상기 연결 패턴층은 상기 컨택 패턴층과 연결되도록 배치되어, 상기 절연층 내부의 스트레스를 추가로 완화시킬 수 있다.
상술한 바와 같이, 일 실시 예에 따르면, 상기 컨택 패턴층, 또는 상기 컨택 패턴층 및 상기 연결 패턴층의 조합을 포함하는 스트레스 이완 구조물을 상기 정렬 키 구조물의 상부에 적용함으로써, 상기 정렬 키 구조물 및 상기 절연층 사이의 구조적 안정성이 향상되는 반도체 웨이퍼를 제공할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시 예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2, 3, 4, 5, 6, 7, 8, 9: 반도체 웨이퍼,
10A, 10B, 10C, 10D, 10E, 10F: 칩 영역,
20: 스크라이브 레인 영역, 30: 정렬 키 구조물,
30A, 30B, 30C, 30D: 정렬 키 형성 영역,
101: 기판, 110: 적층 구조체,
120a: 제1 정렬 키 패턴, 120b: 제2 정렬 키 패턴,
122: 제1 전도층, 124: 제2 전도층
140, 141, 142, 143, 160, 180: 제3 컨택 패턴층,
145, 165, 185: 연결 패턴층
1000: 복수의 단위 키 층.

Claims (22)

  1. 기판의 상부에 배치되는 정렬 키 구조물;
    상기 정렬 키 구조물 상에서 상기 정렬 키 구조물의 상부로 연장되도록 배치되는 컨택 패턴층; 및
    상기 기판의 상부에서 상기 정렬 키 구조물 및 상기 컨택 패턴층과 접하는 절연층을 포함하는
    반도체 웨이퍼.
  2. 제1 항에 있어서,
    상기 정렬 키 구조물은
    상기 기판의 복수의 칩 영역 사이에 위치하는 스크라이브 레인 영역에 배치되는
    반도체 웨이퍼.
  3. 제1 항에 있어서,
    상기 정렬 키 구조물은 상기 기판의 상부에 배치되는 복수의 단위 키 층을 포함하고,
    상기 복수의 단위 키 층은 각각 제1 방향으로 연장되도록 배치되는
    반도체 웨이퍼.
  4. 제3 항에 있어서,
    상기 복수의 단위 키 층은 상기 제1 방향과 실질적으로 수직인 제2 방향으로 배열되는
    반도체 웨이퍼.
  5. 제4 항에 있어서,
    상기 복수의 단위 키 층 각각은
    상기 제1 방향을 따르는 길이 및 상기 제2 방향을 따르는 폭을 구비하되,
    상기 길이는 상기 폭보다 큰
    반도체 웨이퍼.
  6. 제3 항에 있어서,
    상기 컨택 패턴층은
    상기 복수의 단위 키 층 각각의 상면에서 상기 제1 방향으로 배열되는 기둥 구조물을 포함하는
    반도체 웨이퍼.
  7. 제6 항에 있어서,
    상기 복수의 단위 키 층 중 어느 하나의 단위 키 층 상에 배치되는 상기 기둥 구조물은 이웃하는 다른 단위 키 층 상에 배치되는 상기 기둥 구조물과 상기 제1 방향에 실질적으로 수직인 제2 방향에 대해 엇갈리도록 배치되는
    반도체 웨이퍼.
  8. 제3 항에 있어서,
    상기 컨택 패턴층은
    상기 복수의 단위 키 층 각각의 상면에 배치되고 상기 제1 방향으로 연장되는 벽(Wall) 구조물을 포함하는
    반도체 웨이퍼.
  9. 제1 항에 있어서,
    상기 정렬 키 구조물의 상부에서 상기 컨택 패턴층을 커버하도록 배치되는 연결 패턴층을 더 포함하는
    반도체 웨이퍼.
  10. 제9 항에 있어서,
    상기 연결 패턴층은 상기 정렬 키 구조물의 적어도 일부분과 중첩되도록 배치되는
    반도체 장치.
  11. 제9 항에 있어서,
    상기 정렬 키 구조물은 제1 금속의 질화물을 포함하고,
    상기 컨택 패턴층은 상기 제1 금속을 포함하고,
    상기 연결 패턴층은 상기 제1 금속과 다른 제2 금속을 포함하고,
    상기 절연층은 산화물을 포함하는
    반도체 웨이퍼.
  12. 제9 항에 있어서,
    상기 정렬 키 구조물은 상기 기판의 상부에 배치되고, 각각 제1 방향으로 연장되는 복수의 단위 키 층을 포함하고,
    상기 연결 패턴층은 상기 복수의 단위 키 층에 각각 대응하도록 배치되는 복수의 단위 지지층을 포함하는
    반도체 웨이퍼.
  13. 제12 항에 있어서,
    상기 컨택 패턴층은 상기 복수의 단위 키 층을 각각 상기 복수의 단위 지지층과 연결하는 기둥 구조물 또는 벽 구조물을 포함하는
    반도체 웨이퍼.
  14. 제9 항에 있어서,
    상기 연결 패턴층 상에서 상기 연결 패턴층의 상부로 연장되도록 배치되는 다른 컨택 패턴층; 및
    상기 연결 패턴층의 상부에서 상기 다른 컨택 패턴층과 연결되는 다른 연결 패턴층을 더 포함하고,
    상기 다른 연결 패턴층은 상기 연결 패턴층의 적어도 일부분과 중첩되도록 배치되는
    반도체 웨이퍼.
  15. 기판의 상부에 배치되는 정렬 키 구조물; 및
    상기 정렬 키 구조물의 상부에 배치되는 스트레스 이완 구조물을 포함하고,
    상기 스트레스 이완 구조물은
    상기 정렬 키 구조물 상에서 상기 정렬 키 구조물의 상부로 연장되는 컨택 패턴층; 및
    상기 정렬 키 구조물의 상부에서 상기 컨택 패턴층을 커버하는 연결 패턴층을 포함하는
    반도체 웨이퍼.
  16. 제15 항에 있어서,
    상기 정렬 키 구조물은 제1 금속의 질화물을 포함하고,
    상기 컨택 패턴층은 상기 제1 금속을 포함하고,
    상기 연결 패턴층은 상기 제1 금속과 다른 제2 금속을 포함하는
    반도체 웨이퍼.
  17. 제15 항에 있어서,
    상기 정렬 키 구조물은 복수의 단위 키 층을 포함하고,
    상기 복수의 단위 키 층 각각은 제1 방향으로 연장되도록 배치되는
    반도체 웨이퍼.
  18. 제17 항에 있어서,
    상기 컨택 패턴층은
    상기 복수의 단위 키 층 각각에서 상기 제1 방향으로 배열되는 기둥 구조물을 포함하는
    반도체 웨이퍼.
  19. 제18 항에 있어서,
    상기 복수의 단위 키 층 중 어느 하나의 단위 키 층 상에 배치되는 상기 기둥 구조물은 이웃하는 다른 단위 키 층 상에 배치되는 상기 기둥 구조물과 상기 제1 방향에 실질적으로 수직인 제2 방향에 대해 엇갈리도록 배치되는
    반도체 웨이퍼.
  20. 제17 항에 있어서,
    상기 컨택 패턴층은
    상기 복수의 단위 키 층 각각의 상면에 배치되고 상기 제1 방향으로 연장되는 벽(Wall) 구조물을 포함하는
    반도체 웨이퍼.
  21. 제17 항에 있어서,
    상기 연결 패턴층은 상기 복수의 단위 키 층에 각각 대응되도록 배치되는 복수의 단위 지지층을 포함하는
    반도체 웨이퍼.
  22. 제15 항에 있어서,
    상기 연결 패턴층 상에서 상기 연결 패턴층의 상부로 연장되도록 배치되는 다른 컨택 패턴층; 및
    상기 연결 패턴층의 상부에서 상기 다른 컨택 패턴층과 연결되는 다른 연결 패턴층을 더 포함하고,
    상기 다른 연결 패턴층은 상기 연결 패턴층의 적어도 일부분과 중첩되도록 배치되는
    반도체 웨이퍼.
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