KR20110137227A - 반도체 소자의 제조 방법 - Google Patents

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KR20110137227A
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김윤해
김제돈
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삼성전자주식회사
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Abstract

반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 하부 배선을 포함하는 제1 층간절연막을 형성하고, 제1 층간 절연막 상에, 순차적으로 형성된 제1 전극, 유전막 및 제2 전극을 포함하고, 제1 전극의 폭은 제2 전극의 폭보다 큰 커패시터를 형성하고, 제1 층간 절연막 상에, 커패시터를 덮도록 제2 층간 절연막을 형성하고, 제2 층간 절연막을 관통하며 제1 전극을 노출시키고 제1 폭을 갖는 제1 비아홀과, 제2 층간 절연막을 관통하며 제2 전극을 노출시키고 제1 폭보다 넓은 제2 폭을 갖는 제2 비아홀을 동시에 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법 {A method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비아의 폭 크기를 조절하여 서로 깊이가 다른 복수의 비아를 안정적으로 형성하는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체는 그 크기가 작아지는 반면 대용량, 고속동작, 고집적화되고 있기 때문에, 그에 따라 반도체의 구조도 새로워지고 있으며 제조 공정도 크게 발달하고 있다. 이에 따라, 층간 절연막 내에 하부 전극, 유전막 및 상부 전극을 순차로 배치하여 커패시터를 형성한다. 이 때, 반도체 소자의 제조 공정 상에서 커패시터는 다수의 배선과 전기적으로 연결되며, 특히 층간 절연막을 관통하여 하부 전극 및 상부 전극과 접하는 비아가 형성된다.
그런데, 비아 형성을 위해 층간 절연막을 관통하여 하부 전극 및 상부 전극을 노출시키는 비아홀을 형성할 때에, 층간 절연막의 상면으로부터 하부 전극의 상면까지의 거리와, 상부 전극의 상면까지의 거리가 서로 다르다. 즉, 하부 전극을 노출시키는 비아홀의 깊이와 상부 전극을 노출시키는 비아홀의 깊이가 서로 상이하여, 동일한 식각 공정으로 상기 비아홀들을 안정적으로 형성하기에 어려움이 있었다.
따라서, 본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 하부 배선을 포함하는 제1 층간절연막을 형성하고, 상기 제1 층간 절연막 상에, 순차적으로 형성된 제1 전극, 유전막 및 제2 전극을 포함하고, 상기 제1 전극의 폭은 상기 제2 전극의 폭보다 큰 커패시터를 형성하고, 상기 제1 층간 절연막 상에, 상기 커패시터를 덮도록 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 관통하며 상기 제1 전극을 노출시키고 제1 폭을 갖는 제1 비아홀과, 상기 제2 층간 절연막을 관통하며 상기 제2 전극을 노출시키고 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 비아홀을 동시에 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 레이아웃이다.
도 2는 도 1의 II-II' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 레이아웃이다.
도 4는 도 3의 A-A', B-B', 및 C-C' 선을 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 레이아웃이다.
도 6는 도 5의 A-A', B-B', 및 C-C' 선을 따라 절단한 단면도이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 레이아웃이다. 도 2는 도 1의 II-II' 선을 따라 절단한 단면도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 레이아웃이다. 도 4는 도 3의 A-A', B-B', 및 C-C' 선을 따라 절단한 단면도이다. 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 레이아웃이다. 도 6는 도 5의 A-A', B-B', 및 C-C' 선을 따라 절단한 단면도이다.
도 1 및 도 2을 참조하여, 기판(100) 상에 제1 층간 절연막(110)과, 커패시터(200)를 형성한다. 더욱 구체적으로, 기판(100) 상에 하부 배선(120)을 포함하는 제1 층간 절연막(110)을 형성하고, 제1 층간 절연막(110) 상에 순차적으로 형성된 제1 전극(210), 유전막(220) 및 제2 전극(230)을 포함하는 커패시터(200)를 형성한다.
기판(100)은 예를 들어, 실리콘 기판, SOI(Silicon On Insulator) 기판, 또는 실리콘 게르마늄 기판일 수 있다. 다만, 이는 예시적인 것에 불과하고 사용 목적에 따라 다른 물질이 사용될 수도 있다.
제1 층간 절연막(110)은 하부 배선(120)을 포함하도록 기판(100) 상에 형성한다. 이 때, 제1 층간 절연막(110)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막, 탄소를 포함하는 실리콘 산화막 (SiOxCy), 저유전율의 유기질막 (CxHy) 등을 포함할 수 있다.
하부 배선(120)은 예를 들어, 구리 등을 포함할 수 있으나, 이에 한정되지 않음은 물론이다.
커패시터(200)는 제1 전극(210), 유전막(220) 및 제2 전극(230)을 포함하도록 제1 층간 절연막(110) 상에 형성한다. 이 때, 제1 전극(210)의 폭은 제2 전극(230)의 폭보다 클 수 있다. 여기서, 제1 전극(210)의 폭이 제2 전극(230)의 폭보다 크다고 하는 것은, 제1 층간 절연막(110) 상에 형성된 제1 전극(210)의 표면적이 제2 전극(230)의 표면적보다 넓은 것을 의미할 수 있다. 또는, 도면에 도시된 바와 같이, 임의의 방향으로 제1 전극(210)과 제2 전극(230)을 절단하였을 때, 절단된 단면에 대한 제1 전극(210)의 길이가 제2 전극(230)의 길이보다 큰 것을 의미할 수 있다.
커패시터(200)는 예를 들어, MIM 커패시터일 수 있다. 나아가, 도면에서는 제1 전극(210)과 제2 전극(230)만을 포함하는 커패시터를 도시하고 있으나, 경우에 따라서, 제2 전극(230) 상의 제2 식각 정지막(240) 상에 제3 전극(미도시)을 더 형성할 수도 있다. 즉, 듀얼 MIM 커패시터로 형성할 수 있다.
이 때, 제1 및 제2 전극(210, 230)은 Ti, TiN, TiW, Ta, TaN, W, WN, Pt, Ir, Ru, Rh, Os, Pd, 또는 Al 단일막 또는 이들의 적층막으로 형성될 수 있는데 이에 한정되지는 않는다. 제1 전극(210)과 제2 전극(230)은 서로 동일한 물질로 형성할 수 있으나, 경우에 따라서는 서로 다른 물질로 형성할 수도 있다.
또한, 유전막(220)은 예를 들어 SiO2막, SixNy막, SiON막, SixCy막, SixOyNz막, SixOyCz, AlxOy막, HfxOy막, TaxOy막, 고유전율(high k) 막의 단일막 또는 이들의 적층막 등으로 형성될 수 있는데 이에 한정되는 것은 아니다.
선택적으로, 제1 층간 절연막(110) 상에 제1 식각 정지막(130)을 형성할 수 있다. 즉, 제1 층간 절연막(110) 상에 제1 식각 정지막(130)을 형성하고, 제1 식각 정지막(130) 상에 커패시터(200)를 형성할 수 있다. 이 때, 제1 식각 정지막(130)은 실리콘 산화막 또는 실리콘 질화막 등을 포함할 수 있으나, 이에 한정되지 않음은 물론이다.
나아가, 커패시터(200)의 제2 전극(230) 상에 제2 식각 정지막(240)을 더 형성할 수도 있다.
도 3 및 도 4를 참조하여, 제1 층간 절연막(110) 상에, 커패시터(200)를 덮도록 제2 층간 절연막(250)을 형성하고, 제2 층간 절연막(250) 내에 제1 비아홀(263)과, 제2 비아홀(265)을 동시에 형성한다.
더욱 구체적으로, 커패시터(200)를 포함하는 제1 층간 절연막(110) 상에, 커패시터(200)를 커버하도록 제2 층간 절연막(250)을 형성한다. 이 때, 제2 층간 절연막(250)은 제1 층간 절연막(110)과 실질적으로 동일한 물질로 형성될 수 있다. 이 때, 캐패시터(200)의 존재로 인해 발생하는 단차를 극복하기 위해 층각절연막(250)에 대하여 화학적 기계적 평탄화 공정(Chemical Mechanical Polishingl; CMP)를 진행할 수 있다.
이어서, 제2 층간 절연막(250)을 관통하며 제1 전극(210)을 노출시키고 제1 폭(W1)을 갖는 제1 비아홀(263)과, 제2 층간 절연막(250)을 관통하며 제2 전극(230)을 노출시키고 제2 폭(W2)을 갖는 제2 비아홀(265)을 동시에 형성한다.
여기서, 제1 비아홀(263)과 제2 비아홀(265)을 동시에 형성한다는 것은, 하나의 공정을 통해 제1 비아홀(263)과 제2 비아홀(265)을 형성한다는 것을 의미할 수 있다. 다시 말하면, 하나의 공정, 예를 들어 하나의 식각 공정 내에서 제2 층간 절연막(250)을 제거하되, 제1 비아홀(263)과 제2 비아홀(265)을 형성하기 위한 식각을 진행하는 것을 의미할 수 있다.
다만, 제1 비아홀(263)과 제2 비아홀(265)을 동시에 형성한다는 것이 제1 비아홀(263)과 제2 비아홀(265)이 각각 제1 전극(210)과 제2 전극(230)을 동시에 노출시키는 것에 한정되지는 않는다. 도면에 도시하지는 않았으나, 제2 층간 절연막(250) 상에 제1 비아홀(263)과 제2 비아홀(265)에 대응하는 식각 마스크 패턴(미도시)를 형성하고, 상기 식각 마스크 패턴에 의해 노출된 제2 층간 절연막(250)을 제거함으로써, 제1 비아홀(263)에 대응하는 개구부와 제2 비아홀(265)에 대응하는 개구부를 하나의 식각 공정에서 형성할 수 있다.
나아가, 제1 비아홀(263)과 제2 비아홀(265)을 형성할 때, 제2 층간 절연막(250)을 관통하며 하부 배선(120)을 노출시키고 제3 폭(W3)을 가지는 제3 비아홀(261)을 함께 형성할 수 있다. 즉, 제1 비아홀(263)과, 제2 비아홀(265)과, 제3 비아홀(261)을 동시에 형성할 수 있다.
도 3에 도시된 바와 같이, 제1 비아홀(263)의 제1 폭(W1)은 제3 비아홀(261)의 제3 폭(W3)보다 넓게 형성하고, 제2 비아홀(265)의 제2 폭(W2)은 제1 비아홀(263)의 제1 폭(W1)보다 넓게 형성한다. 즉, 제1 비아홀(263)의 제1 폭(W1)과, 제2 비아홀(265)의 제2 폭(W2)과, 제3 비아홀(261)의 제3 폭(W3)은, W3<W1<W2의 관계를 가지도록 형성할 수 있다.
또한, 제1 내지 제3 비아홀(261)은 장방형 또는 직사각형의 형태를 가질 수 있다. 적어도, 제1 비아홀(263)과 제2 비아홀(265)은 어느 한 변이 다른 변보다 긴 직사각형의 형태로 형성할 수 있다. 이 때, 제1 비아홀(263) 및 제2 비아홀(265)의 폭은 서로 다른 길이의 변 중에서 길이가 더 긴 변을 의미할 수 있다.
이에 반하여, 도 4에 도시된 바와 같이, 제1 비아홀(263)의 제1 깊이(D1)는 제2 비아홀(265)의 제2 깊이(D2)보다 깊게 형성하고, 제3 비아홀(261)의 제3 깊이(D3)는 제1 비아홀(263)의 제1 깊이(D1)보다 깊게 형성한다. 다시 말하면, 제1 내지 제3 비아홀(261)의 폭(W1~W3)을 크게 형성할수록 제1 내지 제3 비아홀(261)의 깊이(D1~D3)는 작게 형성한다. 즉, 제1 내지 제3 비아홀(261)을 동시에 형성하는 것은, 리버스 반응 이온 식각(reverse Reactive Ion Etching; reverse RIE)으로 제2 층간 절연막(250) 패터닝하는 것을 포함할 수 있다.
리버스 반응 이온 식각(310)은, 일반적인 반응 이온 식각에 대응되는 공정을 의미할 수 있다. 더욱 구체적으로, 비아홀의 식각 속도가 각 비아홀의 폭에 비례하는 것을 일반적인 반응 이온 식각이라고 정의하면, 비아홀의 식각 속도가 각 비아홀의 폭에 반비례하는 것을 리버스 반응 이온 식각(310)이라고 정의할 수 있다.
이하에서, 반응 이온 식각은 일반적인 반응 이온 식각을 지칭하며, 리버스 반응 이온 식각은 반응 이온 식각에 대응하는, 비아홀의 식각 속도가 각 비아홀의 폭에 반비례하는 것을 지징한다. 여기서, 비아홀의 식각 속도라고 함은, 예를 들어, 제2 층간 절연막(250)을 패턴닝하여 비아홀의 깊이가 확장되는 속도를 의미할 수 있다.
리버스 반응 이온 식각(310)은 반응 이온 식각과 다른 공정 조건하에서 식각 공정을 진행함으로써 구현할 수 있다. 리버스 반응 이온 식각(310)은, 예를 들어, 400 sccm의 Ar 가스, 50sccm의 CH3F 가스 및 3sccm의 O2 가스를 이용할 수 있으나, 이는 하나의 예시에 불과할 뿐 이외의 다양한 가스를 이용하여 리버스 반응 이온 식각(310)을 구현할 수 있다.
이와 같이, 리버스 반응 이온 식각(310)으로 제2 층간 절연막(250)을 패터닝하면, 제1 비아홀(263)의 제1 폭(W1)이 제2 비아홀(265)의 제2 폭(W2)보다 좁으므로, 제1 비아홀(263)의 식각 속도가 제2 비아홀(265)의 식각 속도보다 빠르다. 여기서, 제1 비아홀(263) 또는 제2 비아홀(265)의 식각 속도라고 함은, 식각 공정, 예를 들어 리버스 반응 이온 식각(310)에 의해 제2 층간 절연막(250)이 제거되는 속도를 의미할 수 있다.
또는, 리버스 반응 이온 식각(310)에 의해 제2 층간 절연막(250)을 패터닝하여 형성되는 제1 비아홀(263)의 깊이가, 제2 비아홀(265)의 깊이보다 빠르게 진행되는 것을 의미할 수 있다. 이는 식각 공정이 진행되는 동안 제1 비아홀(263)의 깊이가 확장되는 속도가, 제2 비아홀(265)의 깊이가 확장되는 속도보다 빠르다는 것을 의미할 수 있다.
이와 마찬가지로, 제3 비아홀(261)의 제3 폭(W3)이 제1 비아홀(263)의 제1 폭(W1)보다 좁으므로, 제3 비아홀(261)의 식각 속도가 제1 비아홀(263)의 식각 속도보다 빠르다. 즉, 리버스 반응 이온 식각(310)을 통해 형성되는 제3 비아홀(261)의 깊이가, 제1 비아홀(263)의 깊이보다 빠르게 진행되는 것을 의미하며, 식각 공정이 진행되는 동안 제3 비아홀(261)의 깊이가 확장되는 속도가, 제1 비아홀(263)의 깊이가 확장되는 속도보다 빠르다는 것을 의미할 수 있다.
요컨대, 리버스 반응 이온 식각(310)을 이용하여, 서로 다른 깊이와, 각 비아홀(261, 263, 265)의 깊이에 반비례하는 폭(W1~W3)을 가지는 제1 내지 제3 비아홀(261)을 형성할 수 있다. 상술한 바와 같이, 제2 층간 절연막(250)을 패터닝할 때, 제1 비아홀(263)과 제2 비아홀(265)의 폭을 서로 다르게 형성하되, 깊이를 더욱 깊게 형성할 비아홀의 폭을 더욱 크게 형성할 수 있다. 즉, 리버스 반응 이온 식각(310)과 각 비아홀(261, 263, 265)의 폭 크기를 조절하여 서로 다른 깊이를 가지는 제1 내지 제3 비아홀(261)을 형성할 수 있다.
도 5 및 도 6을 참조하여, 제1 내지 제3 비아홀(도 4의 261, 263, 265)을 매립하여 제1 내지 제3 비아(271, 273, 275)를 형성하고, 각 비아(271, 273, 275)와 연결된 제1 내지 제3 상부 배선(281, 283, 285)을 형성할 수 있다.
더욱 구체적으로, 제1 내지 제3 비아홀(261, 263, 265)을 전도성 물질, 예를 들어 Cu 등의 물질로 매립하여 제1 내지 제3 비아(271, 273, 275)를 형성할 수 있다. 이어서, 제1 내지 제3 비아(271, 273, 275)와 각각 접하는 제1 내지 제3 상부 배선(281, 283, 285)을 형성할 수 있다.
도면에 도시하지는 않았으나, 예를 들어 제1 내지 제3 비아(271, 273, 275)가 형성된 제2 층간 절연막(250) 상에 전도성 물질을 포함하는 상부 배선층(미도시)을 형성하고, 상부 배선층 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 제1 내지 제3 상부 배선(281, 283, 285)을 형성하도록 상부 배선층을 패터닝할 수 있다. 도면에 도시된 제1 내지 제3 상부 배선(281, 283, 285)의 형태는 하나의 예시에 불과하므로 다양한 형태로 변경하여 실시할 수 있음은 물론이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 따르면, 각 비아홀의 폭을 조절하여 서로 다른 깊이의 비아홀들을 형성함으로써, 각 비아홀을 형성하는 동안 하부 배선 또는 전극이 손상되는 것을 최소화하여 펀치-스루(punch-through) 현상을 방지할 수 있다. 또한, 리버스 반응 이온 식각을 통해 비아홀의 폭에 반비례하는 깊이를 가지는 비아홀을 안정적으로 형성할 수 있어, 신뢰성이 더욱 향상된 반도체 소자를 제조할 수 있는 장점이 있다.
이하, 도 7 및 도 8을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법 대해 설명한다. 도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의를 위하여, 상술한 구성 요소에 대해서는 그 설명을 생략하거나 간략히 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 제1 식각과 제2 식각을 순차로 진행하여 제1 내지 제3 비아홀을 형성한다는 점에서, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법과 구별된다.
도 7을 참조하여, 제1 식각(320)을 통해서 제2 층간 절연막(250)의 일부를 관통하는 제1 프리(pre) 비아홀(264a)과 제2 프리 비아홀(266a)을 형성한다. 이 때, 제1 식각(320)은 리버스 반응 이온 식각으로, 제1 및 제2 프리 비아홀(264a, 266a)의 폭 크기에 반비례하는 식각 속도로 제1 및 제2 프리 비아홀(264a, 266a)을 형성할 수 있다.
상술한 바와 같이, 리버스 반응 이온 식각(320)을 이용하여 제1 폭(W1)을 가지는 제1 프리 비아홀(264a)과, 제1 폭(W1)보다 큰 제2 폭(W2)을 가지는 제2 프리 비아홀(266a)을 형성하면, 리버스 반응 이온 식각(320)을 동일 시간 동안 진행하더라도 제1 프리 비아홀(264a)의 제1 깊이(D1a)가 제2 프리 비아홀(266a)의 제2 깊이(D2a)보다 깊게 형성된다. 즉, 폭이 클수록 깊이는 얕게 형성된다.
또한, 도면에 도시된 바와 같이, 제1 프리 비아홀(264a)은 제2 층간 절연막(250)의 일부를 관통하되 유전막(220)을 노출시키지 않고, 제2 프리 비아홀(266a)은 제2 층간 절연막(250)의 일부를 관통하되 제2 식각 정지막(240)을 노출시키지 않도록 형성할 수 있다.
이어서, 도 8을 참조하여, 제2 식각(330)을 통해서 제2 층간 절연막(250)을 관통하고 유전막(220)의 적어도 일부를 제거하도록 제1 프리 비아홀(264b)을 확장하고, 제2 층간 절연막(250)을 관통하고 제2 식각 정지막(240)의 적어도 일부를 제거하도록 제2 프리 비아홀(266b)을 확장할 수 있다.
이 때, 제2 식각(330)은 반응 이온 식각으로, 제1 및 제2 프리 비아홀(264b, 266b)의 폭 크기에 비례하는 식각 속도로 제1 및 제2 프리 비아홀(264b, 266b)을 확장할 수 있다. 즉, 폭 크기가 더 큰 제2 프리 비아홀(266b)의 확장 속도가, 상대적으로 작은 폭을 가지는 제1 프리 비아홀(264b)의 확장 속도보다 빠를 수 있다.
또한, 제1 및 제2 프리 비아홀(264b, 266b)과 함께, 제3 프리 비아홀(262b)도 실질적으로 동일하게 진행할 수 있다. 즉, 제1 식각(320)을 통해 제2 층간 절연막(250)의 일부를 관통하는 제3 프리 비아홀(262a)을 형성하고, 제2 식각(330)을 통해 제2 층간 절연막(250)을 관통하고 하부 배선(120)의 적어도 일부를 제거하도록 제3 프리 비아홀(262b)을 확장할 수 있다.
나아가, 도면으로 도시하지는 않았으나, 제1 내지 제3 프리 비아홀(262a, 264a, 266a)의 형성 및 확장을 통해 제1 내지 제3 비아홀을 각각 형성할 수 있으며, 본 발명의 일 실시예에서 설명한 바와 같이 제1 내지 제3 비아홀을 도전성 물질, 예를 들어 구리로 매립하여 제1 내지 제3 비아를 형성할 수 있다. 제1 내지 제3 비아와 접하는 제1 내지 제3 상부 배선을 형성할 수 있음은 물론이다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 의하면, 리버스 반응 이온 식각 및 반응 이온 식각을 함께 진행함으로써, 식각 속도 차이에 의해 제1 내지 제3 비아홀 각각이 하부 배선, 제1 전극 및 제2 전극 중 어느 하나를 완전히 노출시키지 못하는 경우가 발생하는 것을 방지할 수 있다. 다시 말하면, 리버스 반응 이온 식각 및 반응 이온 식각을 함께 진행함으로써, 하부 배선, 제1 전극 및 제2 전극에 제1 내지 제3 비아가 각각 안정적으로 접하도록 제1 내지 제3 비아홀을 형성할 수 있다. 따라서, 제1 내지 제3 비아의 서로 다른 높이차로 인해 펀치 스루가 발생하는 것을 방지하여, 보다 신뢰성이 향상된 반도체 소자를 제조할 수 있는 장점이 있다.
이하, 도 9 내지 도 11을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 9 내지 도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 설명의 편의를 위하여, 상술한 구성 요소에 대해서는 그 설명을 생략하거나 간략히 한다.
도 9를 참조하여, 제1 식각(340)을 통해서 유전막(220)을 노출시키는 제1 프리 비아홀(268a)과 제2 식각 정지막(240)을 노출시키는 제2 프리 비아홀(269a)을 형성한다. 이 때, 제1 식각(340)은 리버스 반응 이온 식각이다. 또한, 도 9에 도시된 제1 및 제2 프리 비아홀(268a, 269a)은 제1 및 제2 비아홀을 형성하기 전 중간 단계를 지칭한다는 점에서, 도 7의 제1 및 제2 프리 비아홀(도 7의 264a, 266a)과 동일한 명칭으로 지칭하였다. 그러나, 도 9의 제1 및 제2 프리 비아홀(268a, 269a)은 제1 식각(340)을 통해 유전막(220)을 노출시킨다는 점에서, 도 7의 제1 및 제2 프리 비아홀(도 7의 264a, 266a)과 구별될 수 있다.
요컨대, 리버스 반응 이온 식각을 통해, 제1 폭(W1)을 가지는 제1 프리 비아홀(268a)과 제1 폭(W1)보다 큰 제2 폭(W2)을 가지는 제2 프리 비아홀(269a)을 형성하되, 제1 프리 비아홀(268a)은 제2 식각 정지막(240)을 노출시키고, 제2 프리 비아홀(269a)은 유전막(220)을 노출시킨다. 또한, 제1 프리 비아홀(268a) 및 제2 프리 비아홀(269a)과 함께, 제1 폭(W1)보다 작은 제3 폭(W3)을 가지는 제3 프리 비아홀(267a)을 상기 리버스 반응 이온 식각에서 동시에 형성할 수 있음은 물론이다.
도 10을 참조하여, 제2 식각(350)을 통해서 노출된 유전막(220)을 제거하여 제1 전극(210)을 노출시키는 제1 비아홀(268)과, 제2 식각 정지막(240)을 제거하여 제2 전극(230)을 노출시키는 제2 비아홀(269)을 형성한다. 이 때, 제2 식각은 반응 이온 식각이다. 이 때, 제2 식각(350)을 진행하는 동안, 제1 비아홀(268)의 상부 영역에 제1 폭(W1)보다 큰 폭을 가지는 제1 트렌치홀과, 제2 비아홀(269)의 상부 영역에 제2 폭(W2)보다 큰 폭을 가지는 제2 트렌치홀을 형성할 수 있다.
더욱 구체적으로, 제1 내지 제3 프리 비아홀(도 9의 267a, 268a, 269a)이 형성된 제2 층간 절연막(250) 상에, 제1 내지 제3 비아홀(267, 268, 269) 각각의 폭(W1~W3)보다 큰 폭을 가지는 제1 내지 제3 트렌치홀에 대응되는 개구부를 가지는 마스크 패턴(410)을 형성하고, 제2 식각(350)을 진행하여 마스크 패턴(410)에 대응하는 제1 내지 제3 트렌치홀을 제1 내지 제3 비아홀(267, 268, 269)의 상부 영역에 각각 형성함과 동시에, 도 9의 제1 식각(340)에 의해 노출된 유전막(220), 제2 식각 정지막(240) 및 제1 식각 정지막(130)을 제거하여 각각 제1 전극(210), 제2 전극(230) 및 하부 배선(120)을 노출시키는 제1 내지 제3 비아홀(267, 268, 269)을 형성할 수 있다.
도 11을 참조하여, 전도성 물질, 예를 들어 구리를 포함하는 물질로 제1 내지 제3 비아홀(267, 268, 269)을 매립하여 제1 내지 제3 비아(277, 278, 279)를 형성하고, 제1 내지 제3 비아(277, 278, 279) 상에 각각 제1 내지 제3 상부 배선(281, 283, 285)을 형성하여 서로 전기적으로 연결시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 층간 절연막
120: 하부 배선 130: 제1 식각 정지막
200: 커패시터 210: 제1 전극
220: 유전막 230: 제2 전극
240: 제2 식각 정지막 250: 제2 층간 절연막
261, 263, 265: 제1 내지 제3 비아홀
271, 273, 275: 제1 내지 제3 비아
281, 283, 285: 제1 내지 제3 상부 배선
310, 320, 340: 제1 식각
330: 350: 제2 식각
410: 마스크 패턴

Claims (17)

  1. 기판 상에 집적 회로 커패시터를 형성하되, 상기 집적 회로 커패시터는 하부 커패시터 전극, 상기 하부 커패시터 전극 상의 커패시터 유전 영역 및 상기 커패시터 유전 영역 상의 상부 커패시터 전극을 포함하고, 상기 상부 커패시터 전극은 상기 하부 커패시터 전극보다 상대적으로 적은 면적을 가지고,
    상기 집적 회로 커패시터 상에 층간 절연막을 형성하되, 상기 층간 절연막은 상기 층간 절연막 상에 상기 상부 커패시터 전극의 상부 표면으로부터 제1 거리로 이격되고 상기 하부 커패시터 전극의 상부 표면으로부터 상기 제1 거리보다 큰 제2 거리로 이격된 평탄화 표면을 가지고,
    상기 층간 절연막 내에 동일하지 않은 크기의 제1 및 제2 비아 홀을 선택적으로 식각하여 상기 하부 커패시터 전극의 상기 상부 표면과 상기 상부 커패시터의 상기 상부 표면을 각각 노출시키되, 상기 제1 비아 홀에 관련된 층간 절연막의 일부를 상기 제1 비아 홀 보다 큰 상기 제2 비아홀에 관련된 층간 절연막의 일부보다 빠른 비율로 동시에 식각하는 식각 공정을 이용하는 것을 포함하는 집적 회로 장치의 제조 방법.
  2. 제1 항에 있어서, 선택적으로 식각하는 것은,
    리버스 반응 이온 식각(RIE) 공정을 이용하여 상기 층간 절연막 내에 동일하지 않은 크기의 제1 및 제2 비아홀을 선택적으로 식각하는 것을 포함하는 집적 회로 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 기판은 내부에 도전성 배선 패턴을 포함하고,
    상기 선택적으로 식각하는 것은, 상기 층간 절연막 내에 동일하지 않은 크기의 제3, 제1 및 제2 비아홀을 선택적으로 식각하여 상기 배선 패턴의 상부 표면, 상기 하부 커패시터 전극의 상기 상부 표면, 및 상기 상부 커패시터 전극의 상기 상부 표면을 각각 노출시키되, 리버스 반응 이온 식각(RIE) 공정을 이용하는 것을 포함하는 집적 회로 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 기판은 내부에 도전성 배선 패턴을 포함하고,
    상기 선택적으로 식각하는 것은, 상기 층간 절연막 내에 동일하지 않은 크기의 제3, 제1 및 제2 비아홀을 선택적으로 식각하여 상기 배선 패턴의 상부 표면, 상기 하부 커패시터 전극의 상기 상부 표면, 및 상기 상부 커패시터 전극의 상기 상부 표면을 각각 노출시키되, 상기 제3 비아 홀에 관련된 층간 절연막의 일부를 상기 제3 비아 홀 보다 큰 상기 제1 비아홀에 관련된 층간 절연막의 일부보다 빠른 비율로 동시에 식각하는 식각 공정을 이용하는 것
  5. 제1 항에 있어서,
    상기 기판은 내부에 도전성 배선 패턴을 포함하고,
    상기 집적 회로 커패시터를 형성하는 것은, 상기 배선 패턴 상에 제1 식각 정지막을 형성을 한 뒤에 수행되고,
    상기 선택적으로 식각하는 것은, 상기 층간 절연막 및 상기 제1 식각 정지막을 관통하도록 제3 비아 홀을 선택적으로 식각하여 상기 배선 패턴의 상면을 노출시키는 것을 포함하는 집적 회로 장치의 제조 방법.
  6. 내부에 표면에 인접하여 연장된 도전성 배선 패턴을 가지는 기판을 형성하고,
    상기 기판의 상기 표면 상에 제1 식각 정지막을 형성하되, 상기 제1 식각 정지막은 상기 배선 패턴의 적어도 일부를 커버하고,
    상기 제1 식각 정지막 상에 집적 회로 커패시터를 형성하되, 상기 집적 회로 커패시터는 하부 커패시터 전극, 상기 하부 커패시터 전극 상의 커패시터 절연 영역 및 상기 커패시터 절연 영역 상의 상부 커패시터 전극을 포함하고, 상기 상부 커패시터 전극은 상기 하부 커패시터 전극보다 상대적으로 작은 표면적을 가지고,
    상기 상부 커패시터 전극의 상부 표면 상에 제2 식각 정지막을 형성하고,
    상기 집적 회로 커패시터 상에 층간 절연막을 형성하되, 상기 층간 절연막은 상기 제2 식각 정지막의 상부 표면으로부터 제1 거리로 이격되고 상기 커패시터 절연층의 상부 표면으로부터 상기 제1 거리보다 큰 제2 거리로 이격되고, 상기 제1 식각 정지막의 상부 표면으로부터 상기 제2 거리보다 큰 제3 거리로 이격된 상부의 평탄화 표면을 가지고,
    상기 층간 절연막 내에 동일하지 않은 크기의 제1, 제2 및 제3 비아홀을 선택적으로 식각하되, 상기 제1 비아 홀 내의 상기 제2 식각 정지막, 상기 제2 비아홀 내의 상기 커패시터 절연막, 및 상기 제2 비아 홀 내의 상기 제1 식각 정지막을 동시에 노출시키는 식각 공정을 이용하는 것을 포함하되,
    상기 제1 비아 홀은 상기 제2 비아 홀보다 크고, 상기 제2 비아 홀은 상기 제3 비아 홀보다 큰 집적 회로 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 식각 공정은 리버스 반응 이온 식각(RIE) 공정인 집적 회로 장치의 제조 방법.
  8. 기판 상에 하부 배선을 포함하는 제1 층간절연막을 형성하고,
    상기 제1 층간 절연막 상에, 순차적으로 형성된 제1 전극, 유전막 및 제2 전극을 포함하고, 상기 제1 전극의 폭은 상기 제2 전극의 폭보다 큰 커패시터를 형성하고,
    상기 제1 층간 절연막 상에, 상기 커패시터를 덮도록 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막을 관통하며 상기 제1 전극을 노출시키고 제1 폭을 갖는 제1 비아홀과, 상기 제2 층간 절연막을 관통하며 상기 제2 전극을 노출시키고 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 비아홀을 동시에 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 비아홀과 제2 비아홀을 동시에 형성하는 것은,
    리버스 반응 이온 식각(reverse RIE)을 통해서 상기 제2 층간 절연막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 층간 절연막을 패터닝하는 것은,
    상기 제1 비아홀의 식각 속도가 상기 제2 비아홀의 식각 속도보다 빠르게 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제8 항에 있어서,
    상기 제1 비아홀과 상기 제2 비아홀을 동시에 형성하는 것은,
    상기 제1 비아홀 및 상기 제2 비아홀과 동시에 제3 비아홀을 형성하는 것을 더 포함하되,
    상기 제3 비아홀은 상기 제2 층간 절연막을 관통하며 상기 하부 배선을 노출시키고 상기 제1 폭보다 좁은 제3 폭을 가지는 반도체 소자의 제조 방법.
  12. 제8 항에 있어서,
    상기 제1 비아홀은 제1 깊이를 가지고, 상기 제2 비아홀은 상기 제1 깊이보다 작은 제2 깊이를 가지는 반도체 소자의 제조 방법.
  13. 제8 항에 있어서,
    상기 제1 층간 절연막 상에 제1 식각 정지막을 형성하는 것을 더 포함하고,
    상기 제1 층간 절연막 상에 커패시터를 형성하는 것은, 상기 제1 식각 정지막 상에 상기 커패시터를 형성하는 것을 포함하고,
    상기 커패시터의 제2 전극 상에 제2 식각 정지막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 비아홀과 상기 제2 비아홀을 동시에 형성하는 것은,
    제1 식각을 통해서 상기 제2 층간 절연막의 일부를 관통하는 제1 프리 비아홀과 제2 프리 비아홀을 형성하고,
    제2 식각을 통해서 상기 제2 층간 절연막을 관통하고 상기 유전막의 적어도 일부를 제거하도록 상기 제1 프리 비아홀을 확장하고, 상기 제2 층간 절연막을 관통하고 상기 제2 식각 정지막의 적어도 일부를 제거하도록 상기 제2 프리 비아홀을 확장하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제13 항에 있어서,
    상기 제1 비아홀과 상기 제2 비아홀을 동시에 형성하는 것은,
    제1 식각을 통해서 상기 유전막을 노출시키는 제1 프리(pre) 비아홀과, 상기 제2 식각 정지막을 노출시키는 제2 프리 비아홀을 형성하고,
    제2 식각을 통해서 상기 노출된 유전막을 제거하여 상기 제1 전극을 노출시키는 상기 제1 비아홀과, 상기 노출된 제2 식각 정지막을 제거하여 상기 제2 전극을 노출시키는 상기 제2 비아홀을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  16. 제14 항 또는 제15 항에 있어서,
    상기 제1 식각은 리버스 반응 이온 식각이고,
    상기 제2 식각은 반응 이온 식각인 반도체 소자의 제조 방법.
  17. 제15 항에 있어서, 상기 제2 식각을 진행하는 동안,
    상기 제1 비아홀의 상부 영역에 상기 제1 폭보다 큰 폭을 가지는 제1 트렌치홀과 상기 제2 비아홀의 상부 영역에 상기 제2 폭보다 큰 폭을 가지는 제2 트렌치홀을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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