CN109727916A - 半导体装置的制造方法 - Google Patents

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Abstract

在半导体装置的制造方法中，形成鳍结构，其中第一半导体层与第二半导体层交互堆叠。在鳍结构上方形成牺牲栅极结构。蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区，借此形成源极/漏极空间。通过源极/漏极空间侧向蚀刻第一半导体层。在被蚀刻的第一半导体层的每一个的一端上形成由介电材料制成的内间隔物。在源极/漏极空间中形成源极/漏极外延层以覆盖内间隔物。在侧向蚀刻第一半导体层之后，每一个第一半导体层的侧端具有V形截面。

Description

半导体装置的制造方法
技术领域
本公开实施例涉及半导体集成电路的制造方法，具体涉及包含鳍式场效晶体管(fin field effect transistors，FinFETs)和/或环绕式栅极(gate-all-around，GAA)场效晶体管(field effect transistors，FETs)的半导体装置及其制造方法。
背景技术
随着半导体产业已经进展至纳米技术工艺节点，以追求更高的装置密度(devicedensity)、更高的性能及更低的成本，三维设计例如多栅极场效晶体管(field effecttransistor，FET)，包含鳍式场效晶体管与环绕式栅极(gate-all-around，GAA)场效晶体管的发展，产生来自制造与设计问题的挑战。在鳍式场效晶体管中，栅极电极邻近于其中设有栅极介电层的沟道区的三个侧表面。因为栅极结构围绕(包覆)位在三个表面上的鳍片，晶体管基本上具有三个栅极控制流过鳍片或沟道区的电流。不幸的是，第四侧边(沟道的底部)会远离栅极电极，因此无法受到邻近栅极的控制。相较之下，在环绕式栅极场效晶体管中，沟道区所有的侧表面皆由栅极电极围绕，使得沟道区中具有较完整的空乏区。由于较急剧的次临限电流摆幅(sub-threshold current swing，SS)及较小的漏极导引位障降低(drain induced barrier lowering，DIBL)，导致较少的短沟道效应。当晶体管的尺寸继续缩小至10-15nm以下的技术节点，环绕式栅极场效晶体管需要更进一步的改良。
发明内容
本公开的一些实施例提供一种半导体装置的制造方法，包含形成鳍结构，其中第一半导体层与第二半导体层交互堆叠。在鳍结构上方形成牺牲栅极结构。蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区，借此形成源极/漏极空间。通过源极/漏极空间侧向蚀刻第一半导体层。在每一个被蚀刻的第一半导体层的一端上形成由介电材料制成的内间隔物。在源极/漏极空间中形成源极/漏极外延层，以覆盖内间隔物。在侧向蚀刻第一半导体层之后，每一个第一半导体层的侧端具有V形的截面。
本公开的一些实施例提供一种半导体装置的制造方法，包含形成第一鳍结构与第二鳍结构，其中第一半导体层与第二半导体层交互堆叠。在第一鳍结构上方形成第一牺牲栅极结构，并在第二鳍结构上方形成第二牺牲栅极结构。当具有第二牺牲栅极结构的第二鳍结构受保护时，蚀刻未被第一牺牲栅极结构覆盖的第一鳍结构的源极/漏极区，借此形成第一源极/漏极空间。在第一源极/漏极空间中蚀刻第一半导体层，在每一个被蚀刻的第一半导体层的一端上形成由介电材料制成的第一内间隔物。在第一源极/漏极空间中形成第一源极/漏极外延层，以覆盖第一内间隔物，借此形成第一结构。当第一结构受保护时，蚀刻位在第二鳍结构的源极/漏极区中且未被第二牺牲栅极结构覆盖的第二半导体层，借此形成第二源极/漏极空间。通过第二源极/漏极空间侧向蚀刻第二半导体层，在每一个被蚀刻的第二半导体层的一端上形成由介电材料制成的第二内间隔物。在第二源极/漏极空间中形成第二源极/漏极外延层，以覆盖第二内间隔物，借此形成第二结构。在侧向蚀刻第一半导体层之后，每一个第一半导体层的侧端具有V形的截面。在侧向蚀刻第二半导体层之后，每一个第二半导体层的侧端具有V形的截面。
本公开的一些实施例提供一种半导体装置，包含设置于基底上方的半导体线，接触半导体线的源极/漏极外延层，设置于半导体线的每一个沟道区上并将其围绕的栅极介电层，设置于栅极介电层上并围绕每一个沟道区的栅极电极层，以及分别设置于空间中的绝缘间隔物。空间是由相邻的半导体线、栅极电极层与源极/漏极区界定。每一个绝缘间隔物具有三角形或楔形的截面。
附图说明
根据以下的详细说明并配合所附附图可更加理解本公开实施例的观点。应注意的是，根据本产业的标准惯例，附图中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A-图1D是根据本公开一实施例的半导体场效晶体管(field effecttransistor，FET)装置的各种视图。图1A是沿X方向(源极-漏极方向)的剖视图。图1B是对应于图1A的Y1-Y1线段的剖视图。图1C是对应于图1A的Y2-Y2线段的剖视图。图1D是对应于图1A的Y3-Y3线段的剖视图。
图2A-图2D是根据本公开一实施例的半导体场效晶体管装置的各种视图。图2A是沿X方向(源极-漏极方向)的剖视图。图2B是对应于图2A的Y1-Y1线段的剖视图。图2C是对应于图2A的Y2-Y2线段的剖视图。图2D是对应于图2A的Y3-Y3线段的剖视图。
图3A-图3D是根据本公开一实施例的半导体场效晶体管装置的各种视图。图3A是沿X方向(源极-漏极方向)的剖视图。图3B是对应于图3A的Y1-Y1线段的剖视图。图3C是对应于图3A的Y2-Y2线段的剖视图。图3D是对应于图3A的Y3-Y3线段的剖视图。
图4A-图4D是根据本公开一实施例的半导体场效晶体管装置的各种视图。图4A是沿X方向(源极-漏极方向)的剖视图。图4B是对应于图4A的Y1-Y1线段的剖视图。图4C是对应于图4A的Y2-Y2线段的剖视图。图4D是对应于图4A的Y3-Y3线段的剖视图。
图5A及图5B显示根据本公开一实施例的制造半导体环绕式栅极(gate-all-around，GAA)场效晶体管装置的其中一阶段。
图6A及图6B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。
图7A及图7B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图7A显示N型环绕式栅极场效晶体管的剖视图，图7B显示P型环绕式栅极场效晶体管的剖视图。
图8A、图8B及图8C显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图8A显示N型环绕式栅极场效晶体管的剖视图，图8B显示P型环绕式栅极场效晶体管的剖视图。图8C显示N型环绕式栅极场效晶体管的立体图。
图9A及图9B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图9A显示N型环绕式栅极场效晶体管的剖视图，图9B显示P型环绕式栅极场效晶体管的剖视图。
图10A及图10B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图10A显示N型环绕式栅极场效晶体管的剖视图，图10B显示P型环绕式栅极场效晶体管的剖视图。
图11A及图11B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图11A显示N型环绕式栅极场效晶体管的剖视图，图11B显示P型环绕式栅极场效晶体管的剖视图。
图12A及图12B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图12A显示N型环绕式栅极场效晶体管的剖视图，图12B显示P型环绕式栅极场效晶体管的剖视图。
图13A及图13B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图13A显示N型环绕式栅极场效晶体管的剖视图，图13B显示P型环绕式栅极场效晶体管的剖视图。
图14A及图14B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图14A显示N型环绕式栅极场效晶体管的剖视图，图14B显示P型环绕式栅极场效晶体管的剖视图。
图15A及图15B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图15A显示N型环绕式栅极场效晶体管的剖视图，图15B显示P型环绕式栅极场效晶体管的剖视图。
图16A及图16B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图16A显示N型环绕式栅极场效晶体管的剖视图，图16B显示P型环绕式栅极场效晶体管的剖视图。
图17A及图17B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图17A显示N型环绕式栅极场效晶体管的剖视图，图17B显示P型环绕式栅极场效晶体管的剖视图。
图18A及图18B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图18A显示N型环绕式栅极场效晶体管的剖视图，图18B显示P型环绕式栅极场效晶体管的剖视图。
图19A及图19B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图19A显示N型环绕式栅极场效晶体管的剖视图，图19B显示P型环绕式栅极场效晶体管的剖视图。
图20A及图20B显示根据本公开一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图20A显示N型环绕式栅极场效晶体管的剖视图，图20B显示P型环绕式栅极场效晶体管的剖视图。
图21A及图21B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图21A显示N型环绕式栅极场效晶体管的剖视图，图21B显示P型环绕式栅极场效晶体管的剖视图。
图22A及图22B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图22A显示N型环绕式栅极场效晶体管的剖视图，图22B显示P型环绕式栅极场效晶体管的剖视图。
图23A及图23B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图23A显示N型环绕式栅极场效晶体管的剖视图，图23B显示P型环绕式栅极场效晶体管的剖视图。
图24A及图24B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图24A显示N型环绕式栅极场效晶体管的剖视图，图24B显示P型环绕式栅极场效晶体管的剖视图。
图25A及图25B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图25A显示N型环绕式栅极场效晶体管的剖视图，图25B显示P型环绕式栅极场效晶体管的剖视图。
图26A及图26B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图26A显示N型环绕式栅极场效晶体管的剖视图，图26B显示P型环绕式栅极场效晶体管的剖视图。
图27A及图27B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图27A显示N型环绕式栅极场效晶体管的剖视图，图27B显示P型环绕式栅极场效晶体管的剖视图。
图28A及图28B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图28A显示N型环绕式栅极场效晶体管的剖视图，图28B显示P型环绕式栅极场效晶体管的剖视图。
图29A及图29B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图29A显示N型环绕式栅极场效晶体管的剖视图，图29B显示P型环绕式栅极场效晶体管的剖视图。
图30A及图30B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图30A显示N型环绕式栅极场效晶体管的剖视图，图30B显示P型环绕式栅极场效晶体管的剖视图。
图31A及图31B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图31A显示N型环绕式栅极场效晶体管的剖视图，图31B显示P型环绕式栅极场效晶体管的剖视图。
图32A及图32B显示根据本公开另一实施例的制造半导体环绕式栅极场效晶体管装置的其中一阶段。图32A显示N型环绕式栅极场效晶体管的剖视图，图32B显示P型环绕式栅极场效晶体管的剖视图。
附图标记说明：
10～基底；
11、29～鳍结构；
15～隔离绝缘层；
16～鳍衬层；
20～第一半导体层(半导体线)；
21、51～源极/漏极空间；
22、52～凹孔；
25～第二半导体层(半导体线)；
30～第一绝缘层；
35、65～内间隔物；
36、47～第二覆盖层；
40～侧壁间隔物；
41～牺牲栅极介电层；
42～牺牲栅极电极层；
43～垫氮化硅层；
44～氧化硅掩模层；
45～第一覆盖层(侧壁间隔物)；
49～牺牲栅极结构；
50、55～源极/漏极外延层；
60～第二绝缘层；
70～层间介电层；
72～导电接触层；
75～导电接触插塞(导电插塞)；
82～栅极介电层；
84～栅极电极层；
90～第三覆盖层；
91、95～下层；
92、96～上层；
94～第四覆盖层；
101、103、111～保护层；
Y1-Y1、Y2-Y2、Y3-Y3～线段。
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本公开实施例所提供标的的不同部件(feature)。以下叙述各个元件及其排列方式的特定范例，以简化本公开实施例。当然，这些叙述仅作为范例，并非用以限定本公开实施例。举例而言，若是以下叙述第一部件形成于第二部件之上或上方，即表示其可能包含第一部件与第二部件是直接接触的实施例，亦可能包含有附加部件形成于第一部件与第二部件之间，而使第一部件与第二部件可能未直接接触的实施例。另外，本公开实施例中的不同范例可能重复使用相同的参考符号和/或标记。这些重复是为了简化与清晰的目的，并非用以表示所讨论的不同实施例和/或结构之间的关系。
此外，在此可以使用与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，以便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能会有不同方位(旋转90度或其他方位)，并且在此使用的空间相关用词也可依此做同样地解释。此外，“由…制成(being made of)”的用词可意指“包含(comprising)”或“由…组成(consisting of)”。除非另外说明，在本公开实施例中，“A、B及C的其中之一”的用语意指“A、B和/或C”(A、B、C、A及B、A及C或是A、B及C)，并非意指来自A的一元件、来自B的一元件及来自C的一元件。
一般而言，当通过选择性蚀刻牺牲半导体层而释出(release)纳米线(nanowires，NWs)时，很难控制侧向蚀刻的量。由于纳米线释出蚀刻的侧向蚀刻控制或蚀刻预估值并不充分，在移除虚设多晶硅栅极之后，当执行纳米线释出蚀刻工艺时，可能会蚀刻纳米线的侧端。如果未设置蚀刻停止层，栅极电极可能接触源极/漏极(源极和/或漏极)外延层。此外，更大地影响栅极至漏极间电容(gate to drain capacitance，Cgd)。如果在栅极与源极/漏极区之间没有介电薄膜存在，栅极至漏极间电容(Cgd)会变大，其将降低电路速率。
此外，在环绕式栅极(gate-all-around，GAA)场效晶体管(field effecttransistor，FET)中，在金属栅极电极与源极/漏极(源极和/或漏极)外延层之间提供内间隔物。然而，由于每一个装置内及整个晶片和/或晶片之间的工艺变异，故难以形成一致的内间隔物。另外，需要对具有内间隔物的环绕式栅极场效晶体管提供更好的栅极控制。内间隔物作为沟道阻抗的额外来源，因此阻碍栅极控制能力。环绕式栅极场效晶体管的沟道高度较高，导致沉积与蚀刻工艺更难以精确地控制结构从沟道底部至沟道顶部的一致性。特别是，在环绕式栅极场效晶体管的制造方法中，要在12英寸晶片中达到较高的工艺一致性更为困难。
在本公开实施例中，对于环绕式栅极场效晶体管及堆叠沟道场效晶体管，提供在金属栅极电极与源极/漏极(源极和/或漏极)外延层之间制造内间隔物的新方法。特别是，在本公开实施例中，内部空间具有由半导体晶体(111)刻面(facet)界定的楔形的截面(三角形)。在本公开实施例中，通过自限制(self-limited)蚀刻停止性质可较一致地形成内间隔物。通过使用楔形或三角形的内间隔物，有可能为栅极介电层与栅极电极腾出更多空间，借此改良栅极控制能力。
在本公开实施例中，源极/漏极是指源极和/或漏极。应注意的是，在本公开实施例中，源极与漏极可互换使用，且两者的结构大致相同。
图1A-图1D显示根据本公开一实施例的半导体场效晶体管装置的各种视图。图1A是沿X方向(源极-漏极方向)的剖视图，图1B是对应于图1A的Y1-Y1线段的剖视图，图1C是对应于图1A的Y2-Y2线段的剖视图，而图1D是对应于图1A的Y3-Y3线段的剖视图。
如图1A至图1C所示，在半导体基底10上提供半导体线25，且沿Z方向(基底10的主表面的法线方向)垂直排列。在一些实施例中，基底10包含至少位于其表面部分上的单晶半导体层。基底10可包含单晶半导体材料例如Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP，但不限于此。在某些实施例中，基底10是由硅(Si)结晶制成。
基底10可包含位于其表面区域中的一或多层缓冲层(图未示)。缓冲层可用以将基底的晶格常数(lattice constant)逐渐改为源极/漏极区的晶格常数。缓冲层可由单晶半导体材料外延生长而形成，例如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP，但不限于此。在特定实施例中，基底10包含硅锗(SiGe)缓冲层，外延生长于硅基底10上。硅锗(SiGe)缓冲层的锗浓度可由最底缓冲层的30原子百分比增加到最顶缓冲层的70原子百分比。
如图1A至图1C所示，在基底10上方设置半导体线25，其为沟道层。在一些实施例中，半导体线25设置在鳍结构11(请见图5B)上方，并凸出于基底10。每一层沟道层25皆由栅极介电层82及栅极电极层84环绕。在一些实施例中，半导体线25的厚度介于约5nm至约15nm的范围之间，半导体线25的宽度介于约5nm至约15nm的范围之间。在一些实施例中，栅极介电层82包含介面层及高介电常数(high-k)介电层。栅极结构包含栅极介电层82、栅极电极层84及侧壁间隔物40。虽然图1A至图1C显示四个半导体线25，但半导体线25的数量并不限于四个，可能小至一个或多于四个，甚至可多达十个。通过调整半导体线的数量，可调整环绕式栅极场效晶体管装置的驱动电流。
此外，在基底10上方设置源极/漏极外延层50。源极/漏极外延层50直接接触沟道层25的端面(end face)，并由绝缘内间隔物35及栅极介电层82从栅极电极层84分隔开来。在一些实施例中，额外的绝缘层(图未示)顺应性形成于间隔区的内表面上。如图1A所示，内间隔物35沿X方向的截面为楔形或大致为三角形。
在源极/漏极外延层50上方设置层间介电层70，在源极/漏极外延层50上设置导电接触层72，在导电接触层72上方设置通过层间介电层70的导电插塞75。导电接触层72包含一或多层导电材料。在一些实施例中，导电接触层72包含硅化物层，例如WSi、NiSi、TiSi、CoSi或其他适合的硅化物材料，或是金属元素与硅和/或锗的合金。
图2A至图2D显示根据本公开一实施例的半导体场效晶体管装置的各种视图。图2A是沿X方向(源极-漏极方向)的剖视图，图2B是对应于图2A的Y1-Y1线段的剖视图，图2C是对应于图2A的Y2-Y2线段的剖视图，而图2D是对应于图2A的Y3-Y3线段的剖视图。在图2A至图2D的实施例中可使用与前述图1A至图1D的实施例相同或相似的材料、结构、尺寸和/或工艺，前述相同或相似的部分以下将不再详述。
在本实施例中，源极/漏极外延层50围绕设置于源极/漏极区的半导体线25的末端部分，或者半导体线25穿过源极/漏极外延层50。
在图1A至图1D及图2A至图2D的实施例中，环绕式栅极场效晶体管是N型环绕式栅极场效晶体管。半导体线25是由Si或Si1-xGex制成，其中x等于或小于0.2。源极/漏极外延层50是由Si、SiP、SiC或SiCP的其中一或多种制成。
图3A至图3D显示根据本公开一实施例的半导体场效晶体管装置的各种视图。图3A是沿X方向(源极-漏极方向)的剖视图，图3B是对应于图3A的Y1-Y1线段的剖视图，图3C是对应于图3A的Y2-Y2线段的剖视图，而图3D是对应于图3A的Y3-Y3线段的剖视图。在图3A至图3D的实施例中可使用与前述图1A至图2D的实施例相同或相似的材料、结构、尺寸和/或工艺，前述相同或相似的部分以下将不再详述。
在图3A至图3D的实施例中，图3A至图3D所示的环绕式栅极场效晶体管是P型环绕式栅极场效晶体管。
在基底10上方设置半导体线20，半导体线20为沟道层，且由Si或Si1-xGex制成，其中x等于或大于约0.1并等于或小于约0.6(以下将统称为SiGe)。在一些实施例中，半导体线20设置在凸出于基底10的鳍结构11(请见图5B)上方。在一些实施例中，半导体线20的厚度介于约5nm至约15nm的范围之间，半导体线20的宽度介于约5nm至约15nm的范围之间。每一层沟道层20皆由栅极介电层82及栅极电极层84环绕。在一些实施例中，栅极介电层82包含介面层及高介电常数(high-k)介电层。栅极结构包含栅极介电层82、栅极电极层84及侧壁间隔物40。虽然图3A至图3C显示四个半导体线20，但半导体线20的数量并不限于四个，可能小至一个或多于四个，甚至可多达十个。
此外，在基底10上方设置源极/漏极外延层55。源极/漏极外延层55直接接触半导体线20的端面(end face)，并由绝缘内间隔物65及栅极介电层82从栅极电极层84分隔开来。源极/漏极外延层55是由Si、SiGe及SiGeB的其中一或多种制成。在一些实施例中，在间隔区的内表面上顺应性形成额外的绝缘层(图未示)。
如图3A所示，内间隔物65沿X方向的截面为楔形或大致为三角形。在一些实施例中，内间隔物65是设置在最顶部的半导体线25上方。
图4A至图4D显示根据本公开另一实施例的P型环绕式栅极场效晶体管装置的各种视图。图4A是沿X方向(源极-漏极方向)的剖视图，图4B是对应于图4A的Y1-Y1线段的剖视图，图4C是对应于图4A的Y2-Y2线段的剖视图，而图4D是对应于图4A的Y3-Y3线段的剖视图。在图4A至图4D的实施例中可使用与前述图1A至图3D的实施例相同或相似的材料、结构、尺寸和/或工艺，前述相同或相似的部分以下将不再详述。
在本实施例中，源极/漏极外延层55围绕设置于源极/漏极区的半导体线20的末端部分，或者半导体线20穿过源极/漏极外延层55。
在一些实施例中，在一半导体基底(晶片)上设置两个或多个图1A至图4D所示的环绕式栅极场效晶体管，以完成各种电路功能。
图5A至图20B显示根据本公开一实施例的制造半导体场效晶体管装置的各阶段。在图7A至图20B中，“A”图为N型环绕式栅极场效晶体管沿X方向(源极-漏极方向)的剖视图，而“B”图为P型环绕式栅极场效晶体管沿X方向的剖视图。应了解的是，在一些实施例中，图7A至图20B所示的N型及P型环绕式栅极场效晶体管系形成在相同基底(晶片)上。应了解的是，可在图5A至图20B所示的工艺之前、期间及之后提供额外的操作，且对于本方法其他的实施例而言，可取代或删除以下所述的操作。操作和/或工艺的顺序是可互换的。在图5A至图20B的实施例中可使用与前述图1A至图4D的实施例相同或相似的材料、结构、尺寸和/或工艺，前述相同或相似的部分以下将不再详述。
如图5A及图5B所示，在基底10上方形成鳍结构29，其中第一半导体层20及第二半导体层25交互堆叠。鳍结构29凸出于隔离绝缘层15。可通过以下操作形成鳍结构29。
在基底10上方形成堆叠半导体层。堆叠半导体层包含第一半导体层20及第二半导体层25。第一半导体层20及第二半导体层25是由具有不同晶格常数的材料制成，且可包含Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一或多层。
在一些实施例中，第一半导体层20及第二半导体层25是由Si、硅化合物(Sicompound)、SiGe、Ge或锗化合物(Ge compound)制成。在一实施例中，第一半导体层20为Si1-xGex，其中x等于或大于约0.1并等于或小于约0.6，而第二半导体层25为Si或Si1-yGey，其中y等于或小于约0.2。在本公开实施例中，一种“M化合物”或“M基化合物”表示此化合物的主要成分为M。
在基底10上方外延形成第一半导体层20及第二半导体层25。在一些实施例中，第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并介于约2nm至约20nm的范围内。在其他实施例中，第一半导体层20的厚度介于约5nm至约15nm的范围内。在一些实施例中，第二半导体层25的厚度介于约2nm至约20nm的范围内。在其他实施例中，第二半导体层25的厚度介于约5nm至约15nm的范围内。每一个第一半导体层20的厚度可以彼此相同，或是可彼此不同。
在一些实施例中，最下方的第一半导体层(最接近基底10的层)比剩余的第一半导体层更厚。在一些实施例中，最下方的第一半导体层的厚度介于约10nm至约50nm的范围内，或是在其他实施例中最下方的第一半导体层的厚度介于约20nm至约40nm的范围内。
在一些实施例中，在堆叠层上方形成掩模层，掩模层包含第一掩模层及第二掩模层。第一掩模层为由氧化硅制成的垫氧化层，其可通过热氧化形成。第二掩模层是由氮化硅制成，其可通过化学气相沉积(chemical vapor deposition，CVD)，包含低压化学气相沉积(low pressure CVD，LPCVD)与等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)，物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layerdeposition，ALD)或其他适合的工艺形成。使用包含光刻及蚀刻工艺的图案化操作，将掩模层图案化为掩模图案。
接着，使用图案化掩模层，将第一半导体层20及第二半导体层25的堆叠层图案化，借此将堆叠层形成在沿X方向延伸的鳍结构29中，如图5A及图5B所示。在图5B中，两个鳍结构29沿Y方向排列。但鳍结构的数量并不限于两个，可少至一个，多至三个以上。在一些实施例中，在鳍结构29的两侧形成一或多个虚设鳍结构，以改善在图案化操作中的图案逼真度(pattern fidelity)。如图5B所示，鳍结构29具有由堆叠半导体层20、25构成的上部分，以及阱部分(well portion)11。
在一些实施例中，鳍结构29的上部分沿Y方向的宽度介于约10nm至约40nm之间，而在其他实施例中则介于约20nm至约30nm之间。
可通过任何适合的方式将堆叠鳍结构29图案化。举例而言，可使用一或多个包含双重光刻(double-patterning)或多重光刻(multi-patterning)的光刻工艺，将结构图案化。一般而言，双重光刻或多重光刻结合光刻及自对准工艺，允许产生的图案具有例如小于另外使用单一且直接的光刻工艺所能得到的间距。举例而言，在一实施例中，在基底上方形成牺牲层，并使用光刻工艺将牺牲层图案化。使用自对准工艺沿图案化牺牲层的侧边形成间隔物。随后，移除牺牲层，剩余的间隔物可用以将堆叠鳍结构29图案化。
在形成鳍结构29之后，在基底上方形成包含一或多层绝缘材料的绝缘材料层，使得鳍结构完全嵌入绝缘层中。绝缘层的绝缘材料可包含氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅玻璃(fluorine-doped silicate glass，FSG)或低介电常数(low-k)介电材料，并通过低压化学气相沉积(LPCVD)、等离子体化学气相沉积(plasma-CVD)或可流动式化学气相沉积(flowable CVD，FCVD)形成。在形成绝缘层之后，可执行退火(anneal)操作。接着执行平坦化操作，例如化学机械研磨(chemical mechanical polishing，CMP)方法和/或回蚀刻方法，进而从绝缘材料层显露出最顶部的第二半导体层25的上表面。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成一或多层鳍衬层16(请见图8C)。在一些实施例中，鳍衬层(fin liner layer)包含形成在基底10及鳍结构11底部侧壁上方的第一鳍衬层，及形成在第一鳍衬层上的第二鳍衬层。鳍衬层是由氮化硅或以氮化硅为基底的材料(例如SiON、SiCN或SiOCN)制成。可通过一或多个工艺沉积鳍衬层，例如物理气相沉积、化学气相沉积或原子层沉积，然而可使用任何适合的工艺。
接着，如图5B所示，将绝缘材料层凹陷以形成隔离绝缘层15，进而显露出鳍结构29的上部分。通过此操作，鳍结构29可由隔离绝缘层15彼此分隔开来，其中隔离绝缘层15也被称作浅沟槽隔离(shallow trench isolation，STI)。隔离绝缘层15可由适合的介电材料制成，例如氧化硅、氮化硅、氮氧化硅、掺氟硅玻璃、低介电常数介电质例如掺碳氧化物、超低介电常数介电质例如掺多孔碳二氧化硅、聚合物例如聚酰亚胺(polyimide)，前述的组合或其他类似的介电材料。在一些实施例中，通过化学气相沉积、可流动式化学气相沉积或旋涂式玻璃工艺形成隔离绝缘层15，然而可使用任何可接受的工艺。
在一些实施例中，将隔离绝缘层15凹陷直到显露出鳍结构(阱层(well layer))11的上部分为止。在其他实施例中，鳍结构11的上部分并不会显露出来。第一半导体层20为后续被部分移除的牺牲层，而第二半导体层25后续将形成为半导体线以作为N型环绕式栅极场效晶体管的沟道层。对P型环绕式栅极场效晶体管而言，第二半导体层25为后续被部分移除的牺牲层，而第一半导体层20后续将形成为半导体线以作为沟道层。
在形成隔离绝缘层15之后，如图6A及图6B所示，形成牺牲(虚设)栅极结构49。图6A及图6B示出在牺牲栅极结构49形成于显露出的鳍结构29上方之后的结构。在将作为沟道区的鳍结构的一部分的上方形成牺牲栅极结构49。牺牲栅极结构49界定出环绕式栅极场效晶体管的沟道区。牺牲栅极结构49包含牺牲栅极介电层41及牺牲栅极电极层42。牺牲栅极介电层41包含一或多层绝缘材料，例如以氧化硅为基底的材料。在一实施例中，使用由化学气相沉积形成的氧化硅。在一些实施例中，牺牲栅极介电层41的厚度介于约1nm至约5nm的范围内。
通过第一毯覆式沉积牺牲栅极介电层41以在鳍结构上方形成牺牲栅极结构49。接着在牺牲栅极介电层上及鳍结构上方毯覆式地沉积牺牲栅极电极层，使得鳍结构完全嵌入牺牲栅极电极层中。牺牲栅极电极层包含硅例如多晶硅或非晶硅。在一些实施例中，牺牲栅极电极层的厚度介于约100nm至约200nm的范围内。在一些实施例中，对牺牲栅极电极层进行平坦化操作。使用包含低压化学气相沉积与等离子体增强化学气相沉积的化学气相沉积、物理气相沉积、原子层沉积或其他适合的工艺沉积牺牲栅极介电层与牺牲栅极电极层。接下来，在牺牲栅极电极层上方形成掩模层。掩模层包含垫氮化硅层43及氧化硅掩模层44。
然后，对掩模层执行平坦化操作，并将牺牲栅极电极层图案化成牺牲栅极结构49，如图6A及图6B所示。牺牲栅极结构包含牺牲栅极介电层41、牺牲栅极电极层42(例如多晶硅)、垫氮化硅层43及氧化硅掩模层44。通过将牺牲栅极结构图案化，在牺牲栅极结构的两侧会部分地显露出第一、第二半导体层的堆叠层，借此界定源极/漏极区，如图6A及图6B所示。在本公开实施例中，源极与漏极可互换使用，且两者的结构大致相同。在图6A及图6B中，在两个鳍结构上方形成一牺牲栅极结构，但牺牲栅极结构的数量并不限于一。在一些实施例中，两个或以上牺牲栅极结构沿X方向排列。在特定的实施例中，在牺牲栅极结构的两侧形成一或多个虚设牺牲栅极结构，以改善图案逼真度。
此外，在牺牲栅极结构49上方形成侧壁间隔物的第一覆盖层45，如图6A及图6B所示。第一覆盖层45以顺应性的方式沉积，故在牺牲栅极结构的垂直表面例如侧壁、牺牲栅极结构的水平表面及顶部上分别形成有大致相同的厚度。在一些实施例中，第一覆盖层45的厚度介于约5nm至约20nm的范围内。第一覆盖层45包含氮化硅、SiON、SiCN、SiCO、SiOCN或任何其他适合的介电材料的一或多种。第一覆盖层45可通过原子层沉积、化学气相沉积或任何其他适合的方法形成。
图7A显示N型区沿X方向的剖视图，图7B显示P型区沿X方向的剖视图。接着，如图7A及图7B所示，在N型区中，各向异性地蚀刻第一覆盖层45以移除设置于源极/漏极区上的第一覆盖层45，并留下位于牺牲栅极结构49的侧面上的第一覆盖层45作为侧壁间隔物。接着通过使用一或多个光刻及蚀刻操作，在源极/漏极区蚀刻第一半导体层20及第二半导体层25的堆叠结构，借此形成源极/漏极空间21。在一些实施例中，也部分地蚀刻基底10(或鳍结构11的底部)。P型区由保护层101例如光致抗蚀剂层覆盖，如图7B所示。
此外，如图8A至图8C所示，在源极/漏极空间21中沿X方向侧向蚀刻第一半导体层20，借此形成凹孔22。在一些实施例中，蚀刻第一半导体层20的量介于约2nm至约10nm之间。当第一半导体层20为Ge或SiGe且第二半导体层25为Si时，可通过使用湿式蚀刻剂例如HCl溶液，但不限于此，选择性蚀刻第一半导体层20。通过使用HCl酸性溶液，并选择适当的第一半导体层20的晶向，第一半导体层20的端面的蚀刻表面具有由第一半导体层20的(111)刻面所界定的V形(90度旋转)或大致三角形。在其他实施例中，使用NH4OH、H2O2及H2O的混合溶液选择性蚀刻第一半导体层20，以得到具有由第一半导体层20的(111)刻面所界定的V形(90度旋转)或大致三角形的第一半导体层20的端面的蚀刻表面。在一些实施例中，在介于约60℃至约90℃的温度中使用此混合溶液。在侧向蚀刻之后，移除位于P型区中的保护层101。
如图9A所示，在第一半导体层20的蚀刻侧端上、在位于源极/漏极空间21中的第二半导体层25的端面上，以及在牺牲栅极结构上方顺应性形成第一绝缘层30。第一绝缘层30包含氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他适合的介电材料的其中之一。第一绝缘层30是由与侧壁间隔物(第一覆盖层)45不同的材料制成。第一绝缘层30的厚度介于约1.0nm至约10.0nm的范围内。在其他实施例中，第一绝缘层30的厚度介于约2.0nm至约5.0nm的范围内。第一绝缘层30可由原子层沉积或任何其他适合的方法形成。通过顺应性形成第一绝缘层30，第一绝缘层30完全填入凹孔22中。在P型区中，在第一覆盖层45上形成第一绝缘层30，如图9B所示。
在形成第一绝缘层30之后，执行蚀刻操作以部分移除第一绝缘层30，借此形成内间隔物35，如图10A所示。在一些实施例中，P型区由保护层103例如光致抗蚀剂图案覆盖，如图10B所示。在其他实施例中，不使用保护层103，且在此情况中，在N型区执行蚀刻操作的期间同时移除位于P型区中的第一绝缘层30。
在一些实施例中，在形成第一绝缘层30之前，形成厚度较第一绝缘层30小的额外绝缘层。因此，内间隔物35具有双层结构。
接下来，如图11A所示，在位于N型区中的源极/漏极空间21中形成源极/漏极外延层50。源极/漏极外延层50包含用于N沟道场效晶体管的Si、SiP、SiC及SiCP的一或多层。通过使用化学气相沉积、原子层沉积或分子束外延(molecular beam epitaxy，MBE)的外延生长方法形成源极/漏极外延层50。如图11A及图11B所示，在半导体区上选择性形成源极/漏极外延层50。形成源极/漏极外延层50以接触第二半导体层25的端面，且接触内间隔物35。
接着，如图12A及图12B所示，在N型区与P型区中皆形成第二覆盖层47。第二覆盖层47包含氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他适合的介电材料的其中之一。第二覆盖层47是由与侧壁间隔物(第一覆盖层)45不同的材料制成。第二覆盖层47可通过原子层沉积或任何其他适合的方法形成。
随后，如图13A及图13B所示，当N型区由保护层111例如光致抗蚀剂图案覆盖时，自P型区移除第二覆盖层47。此外，各向异性蚀刻第一覆盖层45以移除设置于源极/漏极区上的第一覆盖层45，并留下第一覆盖层45作为位于P型区中的牺牲栅极结构49的侧面上的侧壁间隔物。
另外，如图14B所示，蚀刻位于鳍结构的源极/漏极区中且未被牺牲栅极结构覆盖的第二半导体层25，借此在源极/漏极区中留下第一半导体层20。在一些实施例中，N型区由保护层111覆盖，如图14A所示。在其他实施例中，在蚀刻位于P型区中的源极/漏极区之前，移除保护层111，且第二覆盖层47保护N型区。
此外，在源极/漏极空间51中沿X方向侧向蚀刻第二半导体层25，借此形成凹孔52，如图15B所示。在一些实施例中，蚀刻第二半导体层25的量介于约2nm至约10nm之间。当第一半导体层20为Ge或SiGe且第二半导体层25为Si时，可使用湿式蚀刻剂例如氢氧化铵(NH4OH)溶液和/或氢氧化四甲基铵(Tetramethylammonium Hydroxide，TMAH)溶液，但不限于此，选择性蚀刻第二半导体层25。通过使用氢氧化铵溶液和/或氢氧化四甲基铵溶液，并选择适当的第二半导体层25的晶向，第二半导体层25的端面的蚀刻表面具有由第二半导体层25的(111)刻面所界定的V形(90度旋转)或大致三角形。若此阶段余留有保护层111，则在侧向蚀刻之后，移除位于P型区中的保护层111。
接着，如图16A及图16B所示，在P型区及N型区上方皆形成第二绝缘层60。在一些实施例中，第二绝缘层60完全填入相邻第一半导体层20之间的源极/漏极空间51。第二绝缘层60包含氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他适合的介电材料的其中之一。第二绝缘层60是由与侧壁间隔物(第一覆盖层)45不同的材料制成。第二绝缘层60的厚度介于约1.0nm至约10.0nm之间。在其他实施例中，第二绝缘层60的厚度介于约2.0nm至约5.0nm之间。第二绝缘层60可通过原子层沉积或任何其他适合的方法形成。通过形成第二绝缘层60，第二绝缘层60完全填入凹孔52。在N型区中，在第二覆盖层47上形成第二绝缘层60，如图16B所示。
在形成第二绝缘层60之后，执行蚀刻操作以部分移除第二绝缘层60，借此形成内间隔物65，如图17B所示，而第二覆盖层47覆盖N型区，如图17A所示。在一些实施例中，在形成第二绝缘层60之前，形成厚度较第二绝缘层60小的额外绝缘层。因此，内间隔物65具有双层结构。
接着，如图18A及图18B所示，在源极/漏极空间51的P型区中形成源极/漏极外延层55。源极/漏极外延层55包含用于P沟道场效晶体管的Si、SiGe及Ge的一或多层。对P沟道场效晶体管而言，硼(B)也可包含在源极/漏极中。通过使用化学气相沉积、原子层沉积或分子束外延的外延生长方法形成源极/漏极外延层55。形成源极/漏极外延层55以包覆第一半导体层20的末端部分，并接触内间隔物65。在一些实施例中，第一半导体层20穿过源极/漏极外延层55。在P型区中的半导体区上选择性形成源极/漏极外延层55之后，移除位于N型区中的第二覆盖层47，如图18A所示。
然后，在源极/漏极外延层50及55上方形成层间介电层70。层间介电层70的材料包含具有Si、O、C和/或H的化合物，例如氧化硅、SiCOH及SiOC。可使用有机材料例如聚合物作为层间介电层70。在形成层间介电层70之后，执行平坦化操作例如化学机械研磨，进而显露出牺牲栅极电极层42的顶部。
接着，移除牺牲栅极电极层42与牺牲栅极介电层41。在移除牺牲栅极结构期间，层间介电层70保护源极/漏极外延层50及55。可使用等离子体干式蚀刻和/或湿式蚀刻移除牺牲栅极结构。当牺牲栅极电极层42是多晶硅且层间介电层70是氧化硅时，可使用湿式蚀刻剂例如氢氧化四甲基铵溶液，以选择性移除牺牲栅极电极层42。后续将使用等离子体干式蚀刻和/或湿式蚀刻移除牺牲栅极介电层41。
在移除牺牲栅极结构之后，移除位于N型区中的第一半导体层20，借此形成第二半导体层25的线(沟道区)，如图19A所示。可使用如上所述可对第二半导体层25选择性蚀刻第一半导体层20的蚀刻剂来移除或蚀刻第一半导体层20。如图19A所示，由于形成第一绝缘层(内间隔物)35，第一半导体层20的蚀刻会在第一绝缘层35停止。换言之，第一绝缘层35作为蚀刻第一半导体层20的蚀刻停止层。执行N型区的沟道形成操作，而P型区则由保护层覆盖。
同理，在P型区中移除第二半导体层25，借此形成第一半导体层20的线(沟道区)，如图19B所示。可使用如上所述可对第一半导体层20选择性蚀刻第二半导体层25的蚀刻剂来移除或蚀刻第二半导体层25。如图19B所示，由于形成第二绝缘层(内间隔物)65，第二半导体层25的蚀刻会在第二绝缘层65停止。换言之，第二绝缘层65作为蚀刻第二半导体层25的蚀刻停止层。执行P型区的沟道形成操作，而N型区则由保护层覆盖。在形成N型区的沟道区之后，可执行P型区的沟道的形成。
在形成位于N型区中的第二半导体层25以及位于P型区中的第一半导体层20的半导体线(沟道区)之后，形成栅极介电层82围绕N型区及P型区的每一个沟道层。此外，在栅极介电层82上形成栅极电极层84，如图20A及图20B所示。在一些实施例中，N型环绕式栅极场效晶体管的栅极电极结构和/或材料与P型环绕式栅极场效晶体管的栅极电极结构和/或材料不同。
在特定实施例中，栅极介电层82包含一或多层介电材料，例如氧化硅、氮化硅或高介电常数介电材料、其他适合的介电材料和/或前述的组合。高介电常数介电材料的范例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合的高介电常数材料和/或前述的组合。在一些实施例中，栅极介电层82包含形成于沟道层与介电材料之间的介面层(图未示)。
可通过化学气相沉积、原子层沉积或任何适合的方式形成栅极介电层82。在一实施例中，使用高度顺应性的沉积工艺例如原子层沉积形成栅极介电层82，以确保围绕沟道层的栅极介电层的厚度一致。在一实施例中，栅极介电层82的厚度介于约1nm至约6nm的范围中。
在栅极介电层82上形成栅极电极层84，以围绕每一个沟道层。栅极电极层84包含一或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合的材料和/或前述的组合。
可通过化学气相沉积、原子层沉积、电镀或其他适合的方式形成栅极电极层84。在层间介电层70的上表面上方也沉积栅极电极层。接着使用例如化学机械研磨，将形成在层间介电层70上方的栅极介电层与栅极电极层平坦化，直到显露出层间介电层70的顶面为止。在一些实施例中，在平坦化操作之后，将栅极电极层84凹陷，且在凹陷的栅极电极层84上方形成盖绝缘层(图未示)。盖绝缘层包含一或多层以氮化硅为基底的材料，例如氮化硅。可在通过沉积介电材料形成盖绝缘层之后，进行平坦化操作。
在本公开的特定实施例中，在栅极介电层82及栅极电极层84之间插入一或多层功函数(work function)调整层(图未示)。功函数调整层是由导电材料制成，例如单层TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或是两个以上前述材料的多层。就N沟道场效晶体管而言，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多种作为功函数调整层。对P沟道场效晶体管而言，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多种作为功函数调整层。可通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀法(e-beam evaporation)或其他适合的工艺形成功函数调整层。此外，可分开形成N沟道场效晶体管及P沟道场效晶体管的功函数调整层，其可使用不同的金属层。
随后，通过使用干式蚀刻，在层间介电层70中形成接触洞，借此显露出源极/漏极外延层50的上部分。在一些实施例中，在源极/漏极外延层50上方形成硅化物层。硅化物层包含WSi、CoSi、NiSi、TiSi、MoSi及TaSi的一或多种。然后，如图1A至图1D所示，在接触洞中形成导电接触层72。导电接触层72包含Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多种。此外，在导电接触层72上形成导电接触插塞75。导电接触插塞75包含Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多层。
应注意的是，在前述实施例中，N型环绕式栅极场效晶体管的工艺与P型环绕式栅极场效晶体管的工艺顺序可互换。举例而言，在前述实施例中，首先形成N型环绕式栅极场效晶体管的内间隔物35，再形成P型环绕式栅极场效晶体管的内间隔物65。在其他实施例中，首先形成P型环绕式栅极场效晶体管的内间隔物65，再形成N型环绕式栅极场效晶体管的内间隔物35。
应了解的是，环绕式栅极场效晶体管进行更进一步的互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)工艺，以形成各种部件例如接点/导孔、内连金属层、介电层、钝化层(passivation layer)等。
图21A至图32示出根据本公开另一实施例的制造半导体场效晶体管装置的各阶段。在图21A至图32B中，“A”图为N型环绕式栅极场效晶体管沿X方向(源极-漏极方向)的剖面图，而“B”图为P型环绕式栅极场效晶体管沿X方向的剖面图。应了解的是在图21A至图32B中，在一些实施例中，N型环绕式栅极场效晶体管与P型环绕式栅极场效晶体管系形成在同一基底(晶片)上。应了解的是，可在图21A至图32B所示的工艺之前、期间及之后提供额外的操作，且对于本方法其他的实施例而言，可取代或删除以下所述的部分操作。操作和/或工艺的顺序是可互换的。在图21A至图32B的实施例中可使用与前述图1A至图20B的实施例相同或相似的材料、结构、尺寸和/或工艺，前述相同或相似的部分以下将不再详述。
在图8A及图8B所述的操作之后，在N型区与P型区中皆形成第二覆盖层36，如图21A及图21B所示。第二覆盖层36包含氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他适合的介电材料的其中之一。第二覆盖层36是由与侧壁间隔物(第一覆盖层)45不同的材料制成。可通过原子层沉积或任何其他适合的方法形成第二覆盖层36。
然后，通过一或多个光刻及蚀刻操作选择性移除位于P型区中的第二覆盖层36。此外，各向异性蚀刻第一覆盖层45以移除设置于源极/漏极区上的第一覆盖层45，并留下第一覆盖层45作为位于P型区中的牺牲栅极结构49的侧面上的侧壁间隔物。
此外，如图22B所示，蚀刻位于P型区中鳍结构的源极/漏极区中且未被牺牲栅极结构49覆盖的第一半导体层20及第二半导体层25，借此形成源极/漏极空间51。N型区由第二覆盖层36覆盖，如图22A所示。
此外，在源极/漏极空间51中沿X方向侧向蚀刻第二半导体层25，借此形成凹孔52，如图23B所示。在一些实施例中，蚀刻第二半导体层25的量介于约2nm至约10nm之间。当第一半导体层20为Ge或SiGe且第二半导体层25为Si时，可使用湿式蚀刻剂例如氢氧化铵溶液和/或氢氧化四甲基铵溶液，但不限于此，选择性蚀刻第二半导体层25。通过使用氢氧化铵溶液和/或氢氧化四甲基铵溶液，并选择适当的第二半导体层25的晶向，第二半导体层25端面的蚀刻表面具有由第二半导体层25的(111)刻面所界定的V形(90度旋转)或大致三角形。N型区由第二覆盖层36覆盖，如图23A所示。
接着，如图24A及图24B所示，通过一或多个蚀刻操作，移除位于N型区中的第二覆盖层36。由于第二覆盖层36是由与侧壁间隔物45不同的材料制成，可选择性移除第二覆盖层36。
随后，在第一半导体层20的蚀刻侧端上，在位于N型区中的源极/漏极空间21中的第二半导体层25的端面上，在第二半导体层25的蚀刻侧端上，以及在位于P型区中的源极/漏极空间51中的第一半导体层20的端面上顺应性形成第一绝缘层30，如图25A及图25B所示。亦在牺牲栅极结构上方形成第一绝缘层30。第一绝缘层30包含氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他适合介电材料的其中之一。第一绝缘层30是由与侧壁间隔物(第一覆盖层)45不同的材料制成。第一绝缘层30的厚度介于约1.0nm至约10.0nm的范围内。在其他实施例中，第一绝缘层30的厚度介于约2.0nm至约5.0nm的范围内。第一绝缘层30可由原子层沉积或任何其他适合的方法形成。通过顺应性形成第一绝缘层30，第一绝缘层30完全填入凹孔22及52中。
在形成第一绝缘层30之后，执行蚀刻操作以部分移除第一绝缘层30，借此形成内间隔物35及65，如图26A及图26B所示。
在一些实施例中，在形成第一绝缘层30之前，形成厚度较第一绝缘层30小的额外绝缘层。因此，内间隔物35及65具有双层结构。
在形成内间隔物35及65之后，形成第三覆盖层90以保护P型区，如图27A及图27B所示。第三覆盖层90包含氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他适合的介电材料的一或多层。在一些实施例中，第三覆盖层90包含由以氧化硅为基底的材料(例如氧化硅或SiOC)制成的下层91，以及由以氮化硅为基底的材料(例如氮化硅或SiON)制成的上层92。下层91是由与侧壁间隔物(第一覆盖层)45不同的材料制成。第三覆盖层90可由原子层沉积或任何其他适合的方法形成。
后续如图28A所示，在位于N型区中的源极/漏极空间21中形成源极/漏极外延层50。源极/漏极外延层50包含用于N沟道场效晶体管的Si、SiP、SiC及SiCP的一或多层。通过使用化学气相沉积、原子层沉积或分子束外延的外延生长方法形成源极/漏极外延层50。如图28A及图28B所示，在半导体区上选择性形成源极/漏极外延层50。形成源极/漏极外延层50以接触第二半导体层25的端面，且接触内间隔物35。
接着如图29B所示，自P型区移除第三覆盖层90，并形成第四覆盖层94以保护N型区，如图30A及图30B所示。第四覆盖层94包含氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他适合的介电材料的一或多层。在一些实施例中，第四覆盖层94包含由以氧化硅为基底的材料(例如二氧化硅或SiOC)制成的下层95，以及由以氮化硅为基底的材料(例如氮化硅或SiON)制成的上层96。下层95是由与侧壁间隔物(第一覆盖层)45不同的材料制成。第四覆盖层94可由原子层沉积或任何其他适合的方法形成。
后续如图31B所示，在位于P型区中的源极/漏极空间51中形成源极/漏极外延层55。源极/漏极外延层55由Si、SiGe、SiGeB的一或多种制成。通过使用化学气相沉积、原子层沉积或分子束外延的外延生长方法形成源极/漏极外延层55。如图31A及图31B所示，在半导体区上选择性形成源极/漏极外延层55。形成源极/漏极外延层55以接触第一半导体层20的端面，且接触内间隔物65。接着如图32A及图32B所示，自N型区移除第四覆盖层94。
接下来，执行与图19A至图20B所述相同或相似的操作，以形成金属栅极结构与接触结构。应注意的是，在前述实施例中，N型环绕式栅极场效晶体管的工艺与P型环绕式栅极场效晶体管的工艺顺序可互换。应了解的是，环绕式栅极场效晶体管进行更进一步的互补式金属氧化物半导体工艺，以形成各种部件例如接点/导孔、内连金属层、介电层、钝化层等。
以上所述的各种实施例或范例提供数个相对于现有技术的优点。举例而言，在本公开实施例中，在环绕式栅极场效晶体管中的金属栅极电极与源极/漏极外延层之间提供三角形(或楔形)的内间隔物。相较于矩形，三角形(或楔形)的内间隔物可提供更大的有效栅极宽度(源极-漏极方向)，因为栅极介电层与栅极电极可围绕更大范围的半导体线。以上所述的方法系通过使用湿式蚀刻，一致地形成内间隔物。此外，由于内间隔物的自限制(self-limited)蚀刻停止的性质，有可能更精确地控制栅极形成工艺。通过上述实施例，有可能更精确地控制内间隔物的厚度、形状和/或位置，进而控制围绕源极/漏极与栅极的电容值。
应了解的是，前述内文未必已说明所有优点，没有特定的优点是适用于所有实施例或范例中，且其他实施例或范例可提供不同的优点。
根据本公开实施例的一层面，在一种半导体装置的制造方法中，形成鳍结构，其中第一半导体层与第二半导体层交互堆叠。在鳍结构上方形成牺牲栅极结构。蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区，借此形成源极/漏极空间。通过源极/漏极空间侧向蚀刻第一半导体层。在每一个被蚀刻的第一半导体层的一端上形成由介电材料制成的内间隔物。在源极/漏极空间中形成源极/漏极外延层，以覆盖内间隔物。在侧向蚀刻第一半导体层之后，每一个第一半导体层的侧端具有V形的截面。在一或多个前述或以下实施例中，每一个第一半导体层的侧端具有半导体晶体的(111)刻面(facet)。在一或多个前述或以下实施例中，通过湿式蚀刻来侧向蚀刻第一半导体层。在一或多个前述或以下实施例中，湿式蚀刻使用盐酸溶液或NH4OH、H2O2及H2O的混合溶液。在一或多个前述或以下实施例中，通过以下操作形成内间隔物。在源极/漏极空间中形成介电层，并蚀刻介电层，借此在每一个被蚀刻所余留的第一半导体层的一端留下内间隔物。在一或多个前述或以下实施例中，在侧向蚀刻第一半导体之前，在牺牲栅极结构的侧面上形成侧壁间隔物。侧壁间隔物是由与内间隔物不同的材料制成。在一或多个前述或以下实施例中，内间隔物包含氮化硅及氧化硅的至少其中之一。在一或多个前述或以下实施例中，内间隔物包含SiOC、SiOCN及SiCN的至少其中之一。在一或多个前述或以下实施例中，在蚀刻鳍结构的源极/漏极区中，蚀刻鳍结构的源极/漏极区的第一及第二半导体层。在一或多个前述或以下实施例中，在蚀刻鳍结构的源极/漏极区中，选择性蚀刻鳍结构的源极/漏极区的第一半导体层，借此余留下第二半导体层。在一或多个前述或以下实施例中，在形成源极/漏极外延层之后，移除牺牲栅极结构，借此显露出鳍结构的一部分。从显露出的鳍结构移除第一半导体层，借此形成包含第二半导体层的沟道层，以及形成围绕沟道层的栅极介电层与栅极电极层。通过内间隔物与栅极介电层，使栅极电极层与源极/漏极外延层互相隔离。在一或多个前述或以下实施例中，第一半导体层是由SiGe制成，且第二半导体层是由Si制成。在一或多个前述或以下实施例中，第一半导体层是由Si制成，且第二半导体层是由SiGe制成。
根据本公开实施例的另一层面，在一种半导体装置的制造方法中，形成第一鳍结构与第二鳍结构，在此两者之中第一半导体层与第二半导体层交互堆叠。在第一鳍结构上方形成第一牺牲栅极结构，并在第二鳍结构上方形成第二牺牲栅极结构。当具有第二牺牲栅极结构的第二鳍结构受保护时，蚀刻未被第一牺牲栅极结构覆盖的第一鳍结构的源极/漏极区，借此形成第一源极/漏极空间。在第一源极/漏极空间中蚀刻第一半导体层，在每一个被蚀刻的第一半导体层的一端上形成由介电材料制成的第一内间隔物。在第一源极/漏极空间中形成第一源极/漏极外延层，以覆盖第一内间隔物，借此形成第一结构。当第一结构受保护时，在未被第二牺牲栅极结构覆盖的第二鳍结构的源极/漏极区中蚀刻第二半导体层，借此形成第二源极/漏极空间。通过第二源极/漏极空间侧向蚀刻第二半导体层，在每一个被蚀刻的第二半导体层的一端上形成由介电材料制成的第二内间隔物。在第二源极/漏极空间中形成第二源极/漏极外延层，以覆盖第二内间隔物，借此形成第二结构。在侧向蚀刻第一半导体层之后，每一个第一半导体层的侧端具有V形的截面。在侧向蚀刻第二半导体层之后，每一个第二半导体层的侧端具有V形的截面。在一或多个前述或以下实施例中，在蚀刻位于第二鳍结构的源极/漏极区中的第二半导体层中，选择性蚀刻第二半导体层，借此余留下第一半导体层，且第二源极/漏极外延层围绕第一半导体层。在一或多个前述或以下实施例中，每一个第一半导体层的侧端以及每一个第二半导体层的侧端分别具有半导体晶体的(111)刻面。在一或多个前述或以下实施例中，通过使用盐酸溶液或NH4OH、H2O2及H2O的混合溶液的湿式蚀刻，侧向蚀刻第一半导体层。在一或多个前述或以下实施例中，通过使用氢氧化铵溶液或氢氧化四甲基铵溶液的至少其中之一的湿式蚀刻，侧向蚀刻第二半导体层。在一或多个前述或以下实施例中，在第一牺牲栅极结构的侧面上及第二牺牲栅极结构的侧面上形成侧壁间隔物。侧壁间隔物是由与第一及第二内间隔物不同的材料制成。
根据本公开实施例的另一层面，在一种半导体装置的制造方法中，形成第一鳍结构与第二鳍结构，在此两者中第一半导体层与第二半导体层交互堆叠。在第一鳍结构上方形成第一牺牲栅极结构，并在第二鳍结构上方形成第二牺牲栅极结构。蚀刻未被第一牺牲栅极结构覆盖的第一鳍结构的源极/漏极区，借此形成第一源极/漏极空间，且在第一源极/漏极空间中蚀刻第一半导体层。蚀刻未被第二牺牲栅极结构覆盖的第二鳍结构的源极/漏极区，借此形成第二源极/漏极空间。在第二源极/漏极空间中侧向蚀刻第二半导体层。在第一及第二空间中形成介电层。在每一个被蚀刻的第一半导体层的一端上形成第一内间隔物，且在每一个被蚀刻的第二半导体层的一端上形成第二内间隔物。在第一源极/漏极空间中形成第一源极/漏极外延层，以覆盖第一内间隔物，且在第二源极/漏极空间中形成第二源极/漏极外延层，以覆盖第二内间隔物。在侧向蚀刻第一半导体层之后，每一个第一半导体层的侧端具有V形的截面。在侧向蚀刻第二半导体层之后，每一个第二半导体层的侧端具有V形的截面。
根据本公开实施例的另一层面，一种半导体装置包含设置于基底上方的半导体线，接触半导体线的源极/漏极外延层，设置于半导体线的每一个沟道区上并将其围绕的栅极介电层，设置于栅极介电层上并围绕每一个沟道区的栅极电极层，以及分别设置于空间中的绝缘间隔物。空间是由相邻的半导体线、栅极电极层与源极/漏极区界定。每一个绝缘间隔物具有三角形或楔形的截面。在一或多个前述或以下实施例中，绝缘间隔物接触源极/漏极外延层。在一或多个前述或以下实施例中，半导体装置更包含设置于栅极电极层的侧面上的侧壁间隔物。侧壁间隔物是由与绝缘间隔物不同的材料制成。在一或多个前述或以下实施例中，绝缘间隔物包含氮化硅及氧化硅的至少其中之一。在一或多个前述或以下实施例中，绝缘间隔物包含SiOC、SiOCN及SiCN的至少其中之一。在一或多个前述或以下实施例中，源极/漏极外延层接触半导体线的侧端表面。在一或多个前述或以下实施例中，半导体线是由Si制成。在一或多个前述或以下实施例中，半导体线是由SiGe制成。在一或多个前述或以下实施例中，源极/漏极外延层包覆半导体线的末端部分。在一或多个前述或以下实施例中，半导体线是由SiGe制成。
根据本公开实施例的另一层面，一种半导体装置包含设置于基底上方的半导体线，接触半导体线的源极/漏极外延层，设置于半导体线的每一个沟道区上并将其围绕的栅极介电层，设置于栅极介电层上并围绕每一个沟道区的栅极电极层，以及分别设置于空间中的绝缘间隔物。空间是由相邻的半导体线、栅极电极层与源极/漏极区界定。在一或多个前述或以下实施例中，每一个绝缘间隔物具有三角形或楔形的截面，且在最顶部的半导体线上方设置至少一个绝缘间隔物。在一或多个前述或以下实施例中，半导体线是由SiGe制成。在一或多个前述或以下实施例中，半导体装置更包含设置于栅极电极层的侧面上的侧壁间隔物。侧壁间隔物是由与绝缘间隔物不同的材料制成。在一或多个前述或以下实施例中，绝缘间隔物包含氮化硅及氧化硅的至少其中之一。在一或多个前述或以下实施例中，绝缘间隔物包含SiOC、SiOCN及SiCN的至少其中之一。在一或多个前述或以下实施例中，源极/漏极外延层接触半导体线的侧端表面。
根据本公开实施例的另一层面，一种半导体装置包含设置于基底上方的半导体线，接触半导体线的源极/漏极外延层，设置于半导体线的每一个沟道区上并将其围绕的栅极介电层，设置于栅极介电层上并围绕每一个沟道区的栅极电极层，以及分别设置于空间中的绝缘间隔物。空间是由相邻的半导体线、栅极电极层与源极/漏极区界定。每一个绝缘间隔物具有三角形或楔形的截面，且源极/漏极外延层包覆半导体线的末端部分。在一或多个前述或以下实施例中，半导体线是由SiGe制成。在一或多个前述或以下实施例中，绝缘间隔物接触源极/漏极外延层。在一或多个前述或以下实施例中，绝缘间隔物包含SiOC、SiOCN及SiCN的至少其中之一。
前述内容概述了许多实施例的部件，使本领域技术人员可以从各个方面更加了解本公开实施例。本领域技术人员应可理解，可轻易地以本公开实施例为基础来设计或修饰其他工艺及结构，以实现与在此介绍的实施例相同的目的和/或达到相同的优点。本领域技术人员也应了解，这些等效的结构并未背离本公开的构思与范围。在不背离本公开的构思与范围的前提下，可对本公开实施例进行各种改变、置换及修改。

Claims (1)

1.一种制造半导体装置的方法，包括：
形成一鳍结构，其中多个第一半导体层与多个第二半导体层交互堆叠；
在该鳍结构上方形成一牺牲栅极结构；
蚀刻该鳍结构中未被该牺牲栅极结构覆盖的一源极/漏极区，以形成一源极/漏极空间；
通过该源极/漏极空间侧向蚀刻所述多个第一半导体层；
在被蚀刻的所述多个第一半导体层的每一个的一端上形成由一介电材料制成的一内间隔物；以及
在该源极/漏极空间中形成一源极/漏极外延层，以覆盖该内间隔物，
其中在侧向蚀刻所述多个第一半导体层之后，所述多个第一半导体层的每一个的一侧端具有一V形的截面。
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