CN103855031A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN103855031A
CN103855031A CN201310625869.0A CN201310625869A CN103855031A CN 103855031 A CN103855031 A CN 103855031A CN 201310625869 A CN201310625869 A CN 201310625869A CN 103855031 A CN103855031 A CN 103855031A
Authority
CN
China
Prior art keywords
semiconductor
semi
conducting material
dielectric layer
material part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310625869.0A
Other languages
English (en)
Inventor
A·巴苏
J·B·常
M·A·古罗恩
A·马宗达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN103855031A publication Critical patent/CN103855031A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

本发明涉及半导体结构及其形成方法。在单晶掩埋绝缘体层上形成单晶半导体鳍片。在形成跨骑所述单晶半导体鳍片的栅极电极之后，可以用在单晶掩埋绝缘体层上生长的半导体材料进行选择性外延以形成连续半导体材料部分。所述连续半导体材料部分中的沉积的半导体材料的厚度可以被选择为使得，所述沉积的半导体材料部分的侧壁不合并，而是通过直接在所述单晶掩埋绝缘体层的水平表面上生长的沉积的半导体材料的水平部分导电地彼此连接。通过所述连续半导体材料部分和圆柱形接触过孔结构，可以提供鳍片场效应晶体管的接触电阻和寄生电容的同时减小。

Description

半导体结构及其形成方法
技术领域
本公开涉及半导体结构，并且尤其涉及包括衬底模板化（templated）的外延源极/漏极接触结构的鳍片场效应晶体管及其制造方法。
背景技术
在包括“鳍片化”源极/漏极区的半导体器件中，在低外电阻和低寄生电容之间存在折衷。未合并的源极/漏极区相对于合并的源极/漏极区提供较大的接触面积和较低的接触电阻，但是需要条接触（bar contact），而条接触增加了栅极电极的寄生电容。合并的源极/漏极区允许使用圆柱形过孔结构并且改善了布局中的可布线性并且减小了栅极-接触寄生电阻，但是增加了接触电阻。
发明内容
在单晶掩埋绝缘体层上形成单晶半导体鳍片。在形成跨骑所述单晶半导体鳍片的栅极电极之后，可以用在单晶掩埋绝缘体层上生长的半导体材料进行选择性外延以形成连续半导体材料部分。所述连续半导体材料部分中的沉积的半导体材料的厚度可以被选择为使得，所述沉积的半导体材料部分的侧壁不合并，而是通过直接在所述单晶掩埋绝缘体层的水平表面上生长的沉积的半导体材料的水平部分导电地彼此连接。通过所述连续半导体材料部分和圆柱形接触过孔结构，可以提供鳍片场效应晶体管的接触电阻和寄生电容的同时减小。
根据本公开的另一个方面，提供了一种形成半导体结构的方法。在单晶电介质层上形成至少一个半导体材料部分。形成跨骑所述至少一个半导体材料部分的栅极电极。通过与所述单晶电介质层外延对准地沉积半导体材料，直接在所述至少一个半导体材料部分中的每一个的端部子部分上形成连续单晶半导体部分。
根据本公开的另一方面，一种半导体结构包括包含单晶电介质层的衬底。至少一个半导体材料部分位于所述单晶电介质层上。栅极电极跨骑所述至少一个半导体材料部分。连续单晶半导体部分与所述至少一个半导体材料部分中的每一个的端部子部分接触，并且具有与所述单晶电介质层外延对准的单晶结构。
附图说明
图1A是根据本公开第一实施例在形成浅沟槽隔离结构之后的第一示例性半导体结构的自顶向下视图。
图1B是沿着图1A的垂直面B-B′的该第一示例性半导体结构的垂直横截面视图。
图1C是沿着图1A的垂直面C-C′的该第一示例性半导体结构的垂直横截面视图。
图2A是根据本公开的第一实施例，在形成半导体鳍片之后的第一示例性半导体结构的自顶向下视图。
图2B是沿着图2A的垂直面B-B′的该第一示例性半导体结构的垂直横截面视图。
图2C沿着图2A的垂直面C-C′的该第一示例性半导体结构的垂直横截面视图。
图3A是根据本公开的第一实施例，在去除构图的光致抗蚀剂层之后的第一示例性半导体结构的自顶向下视图。
图3B是沿着图3A的垂直面B-B′的该第一示例性半导体结构的垂直横截面视图。
图3C沿着图3A的垂直面C-C′的该第一示例性半导体结构的垂直横截面视图。
图4A是根据本公开的第一实施例在形成栅极叠层和栅极隔离物之后的该第一示例性半导体结构的自顶向下视图。
图4B是沿着图4A的垂直面B-B′的该第一示例性半导体结构的垂直横截面视图。
图4C是沿着图4A的垂直面C-C′的该第一示例性半导体结构的垂直横截面视图。
图5A是根据本公开的第一实施例，在形成外延对准的连续半导体材料部分之后的第一示例性半导体结构的自顶向下视图，该半导体材料部分电短路多个半导体鳍片。
图5B是沿着图5A的垂直面B-B′的该第一示例性半导体结构的垂直横截面视图。
图5C是沿着图5A的垂直面C-C′的该第一示例性半导体结构的垂直横截面视图。
图6A是根据本公开的第一实施例在形成源极区和漏极区之后的该第一示例性半导体结构的自顶向下视图。
图6B是沿着图6A的垂直面B-B′的该第一示例性半导体结构的垂直横截面视图。
图6C是沿着图6A的垂直面C-C′的该第一示例性半导体结构的垂直横截面视图。
图7A是根据本公开的第二实施例在去除半导体鳍片的物理暴露部分之后的第二示例性半导体结构的自顶向下视图。
图7B是沿着图7A的垂直面B-B′的该第二示例性半导体结构的垂直横截面视图。
图7C是沿着图7A的垂直面C-C′的该第二示例性半导体结构的垂直横截面视图。
图8A是根据本公开的第二实施例，在形成外延对准的连续半导体材料部分之后的第二示例性半导体结构的自顶向下视图，该半导体材料部分电短路多个半导体鳍片。
图8B是沿着图8A的垂直面B-B′的该第二示例性半导体结构的垂直横截面视图。
图8C是沿着图8A的垂直面C-C′的该第二示例性半导体结构的垂直横截面视图。
图9A是根据本公开第三实施例在形成包含半导体鳍片的结构之后的第三示例性半导体结构的自顶向下视图。
图9B是沿着图9A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图9C是沿着图9A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图10A是根据本公开第三实施例在去除构图的光致抗蚀剂层之后的第三示例性半导体结构的自顶向下视图。
图10B是沿着图10A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图10C是沿着图10A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图11A是根据本公开第三实施例在形成悬置半导体鳍片之后的第三示例性半导体结构的自顶向下视图。
图11B是沿着图11A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图11C是沿着图11A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图12A是根据本公开的第三实施例，在形成半导体纳米线之后的第三示例性半导体结构的自顶向下视图。
图12B是沿着图12A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图12C是沿着图12A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图13A是根据本公开第三实施例在形成栅极电介质层之后的第三示例性半导体结构的自顶向下视图。
图13B是沿着图13A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图13C是沿着图13A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图14A是根据本公开的第三实施例，在形成栅极电极之后的第三示例性半导体结构的自顶向下视图。
图14B是沿着图14A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图14C是沿着图14A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图15A是根据本公开的第三实施例，在形成栅极隔离物之后的第三示例性半导体结构的自顶向下视图。
图15B是沿着图15A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图15C是沿着图15A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图16A是根据本公开第三实施例在去除栅极电介质层的物理暴露部分之后的第三示例性半导体结构的自顶向下视图。
图16B是沿着图16A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图16C是沿着图16A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图17A是根据本公开的第三实施例，在形成外延对准的连续半导体材料部分之后的第三示例性半导体结构的自顶向下视图，该半导体材料部分电短路多个半导体鳍片。
图17B是沿着图17A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图17C是沿着图17A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图18A是根据本公开的第三实施例，在形成源极/漏极区之后的第三示例性半导体结构的自顶向下视图。
图18B是沿着图18A的垂直面B-B′的该第三示例性半导体结构的垂直横截面视图。
图18C是沿着图18A的垂直面C-C′的该第三示例性半导体结构的垂直横截面视图。
图19A是根据本公开的第四实施例在去除半导体鳍片的物理暴露部分之后的第四示例性半导体结构的自顶向下视图。
图19B是沿着图19A的垂直面B-B′的该第四示例性半导体结构的垂直横截面视图。
图19C是沿着图19A的垂直面C-C′的该第四示例性半导体结构的垂直横截面视图。
图20A是根据本公开的第四实施例，在形成外延对准的连续半导体材料部分之后的第四示例性半导体结构的自顶向下视图，该半导体材料部分电短路多个半导体鳍片。
图20B是沿着图20A的垂直面B-B′的该第四示例性半导体结构的垂直横截面视图。
图20C是沿着图20A的垂直面C-C′的该第四示例性半导体结构的垂直横截面视图。
具体实施方式
如上所述，本公开涉及包括衬底模板化的外延源极/漏极接触结构的鳍片场效应晶体管及其制造方法。现在利用附图详细描述本公开的各方面。注意在不同的实施例中相似的附图标记表示相似的元件。附图不一定按比例绘制。
参考图1A-1C，根据本公开的第一实施例的第一示例性半导体结构包括衬底，该衬底包括单晶电介质层20和顶部半导体部分30，该顶部半导体部分30通过构图顶部半导体层以在其中嵌入浅沟槽隔离结构22而形成。
在一个实施例中，单晶电介质层20可以设于处理（handle）衬底10上。包括电介质材料的顶部半导体层可以设于单晶电介质层20上。在一个实施例中，顶部半导体可以具有与单晶电介质层20的单晶结构外延对准的单晶结构。此外，处理衬底10可以是单晶的，并且单晶电介质层20可以与处理衬底10的单晶结构外延对准。
在一个实施例中，单晶电介质层20可以通过在处理衬底10上外延沉积晶体电介质材料而形成。在这种情况下，处理衬底10包括单晶半导体材料、单晶电介质材料或单晶导电材料。此处使用的半导体材料是指在298.15K和1atm下导电率在从1.0x10-5Ohm-cm到1.0x105Ohm-cm的范围内的材料。此处使用的电介质材料是指在298.15K和1atm下导电率小于1.0x10-5Ohm-cm的材料。此处使用的导电材料是指在298.15K和1atm下导电率大于1.0x105Ohm-cm的材料。
在一个实施例中，处理衬底10可以是磷化铟（InP）单晶衬底，单晶电介质层20可以是本征砷化铟铝（InxAl1-xAs），并且顶部半导体层可以是单晶III-V化合物半导体材料层。x的值可以随着与处理衬底10和单晶电介质层20之间的界面的垂直距离变化，或者可以是常数。x的值可以在0.2到0.8的范围内，当然也可以采用更小和更大的值，只要能够贯穿形成单晶电介质层20的外延沉积工艺保持单晶电介质层20的单晶结构即可。例如，x的值在与处理衬底10的界面处可以被选择为约0.52，并且可以逐渐变化以便提供与随后要沉积以形成顶部半导体层的III-V化合物半导体材料相同的晶格常数。通常，单晶电介质层20可以包括至少一种III族元素和至少一种V族元素的化合物。
在一个实施例中，顶部半导体层可以包括本征砷化铟镓（InyGa1-yAs），其中y的值可以在0.2到0.8的范围内，当然也可以采用y的更小和更大的值。在一个实施例中，y的值可以大于0.53。
该处理衬底10的厚度可以为30微米到2mm，当然也可以采用更小和更大的厚度。该单晶电介质层20的厚度可以为100nm到100微米，当然也可以采用更小和更大的厚度。该顶部半导体层的厚度可以为30nm到1000nm，当然也可以采用更小和更大的厚度。
以横向围绕顶部半导体层的一部分的图形穿过顶部半导体层形成浅沟槽。通过用诸如氧化硅、氮化硅、氧氮化硅的电介质材料填充浅沟槽、并且随后除去顶部半导体层的顶表面上的该电介质材料，形成浅沟槽隔离结构22。例如，可以通过化学气相沉积（CVD）沉积该电介质材料。例如可以通过化学机械抛光（CMP），进行顶部半导体层的顶表面上的电介质材料的去除。被浅沟槽隔离结构22横向围绕的顶部半导体层的剩余部分构成顶部半导体部分30，从上文中可见该顶部半导体部分30可以具有矩形形状。
顶部半导体部分30可以是本征的或者可以用掺杂剂掺杂。如果顶部半导体部分30被掺杂，则顶部半导体部分30的掺杂类型在此处称为第一导电类型。
参考图2A-2C，光致抗蚀剂层37被施加于顶部半导体部分30以及浅沟槽隔离结构22上，并且被光刻曝光以在顶部半导体部分30上形成鳍片图形。
通过采用光致抗蚀剂层37作为蚀刻掩模的各向异性蚀刻，蚀刻该半导体部分的物理暴露部分。在一个实施例中，该各向异性蚀刻可以对于浅沟槽隔离结构22的电介质材料有选择性。顶部半导体部分30的剩余部分可以构成半导体鳍片30F。每个半导体鳍片30F可以具有水平矩形横截面形状，该形状具有长于一对宽度方向边缘的一对长度方向边缘。在一个实施例中，半导体鳍片30F可以具有相同的矩形水平横截面形状。每个半导体鳍片30F的宽度——其为半导体鳍片30F的水平矩形横截面形状的一对宽度方向边缘之间的横向距离——可以为20nm到100nm，当然也可以采用更小和更大的宽度。一对邻近的半导体鳍片30F之间的间隔可以为20nm-300nm，当然也可以采用更小和更大的间隔。每个半导体鳍片30F是位于单晶电介质层20上的半导体材料部分。每个半导体鳍片30F可以与单晶电介质层20的单晶结构外延对准。
参考图3A-3F，可以相对于半导体鳍片30F和浅沟槽隔离结构22选择性地去除光致抗蚀剂层37。在一个实施例中，半导体鳍片30F可以是具有沿着水平长度方向延伸的平行垂直壁的多个半导体鳍片，该水平长度方向即半导体鳍片30F的水平矩形横截面形状的长度方向边缘的方向。该多个半导体鳍片30F中的每一个可以是单晶的，并且可以与单晶电介质层20外延对准。在一个实施例中，浅沟槽隔离结构20可以与该多个半导体鳍片30F中的每一个的垂直表面接触，该垂直表面是半导体材料部分。在一个实施例中，该多个半导体鳍片30F中的每一个可以沿着水平长度方向延伸，并且在垂直于该水平长度方向的垂直面内可以具有基本矩形的垂直横截面形状。该基本矩形垂直横截面形状的高度是半导体鳍片30F的高度，并且该基本矩形垂直横截面形状的宽度是半导体鳍片30F的宽度。
参考图4A-4C，可以在该多个半导体鳍片30F上形成至少一个栅极叠层。该至少一个栅极叠层中的每一个包括跨骑每个半导体鳍片30F的一部分的栅极电介质50和栅极电极52。每个栅极电介质50可以包括介电常数大于7.9的高介电常数（高k）电介质材料和/或诸如氧化硅、氮化硅和/或氧氮化硅的常规栅极电介质材料。每个栅极电极52包括至少一种导电材料，该导电材料可以是金属材料和/或掺杂半导体材料。例如通过沉积连续电介质层、栅极金属层、栅极导体层和栅极硬掩模层的叠层，在栅极叠层层上施加和构图光致抗蚀剂层，采用连续电介质层作为蚀刻停止层通过各向异性蚀刻穿过栅极导体层转移光致抗蚀剂层中的图形，以及通过湿法蚀刻或干法蚀刻相对于半导体鳍片30F选择性地去除连续电介质层的物理暴露部分，形成每个栅极叠层（50、52）。
例如，可以通过沉积电介质材料层并且各向异性蚀刻该电介质材料层，围绕每个栅极叠层（50、52）形成栅极隔离物56。该电介质材料层的每个剩余的垂直部分构成栅极隔离物56。每个栅极隔离物56横向围绕包括栅极电介质50和栅极电极52的栅极叠层（50、52）。
参考图5A-5C，通过例如选择性外延沉积半导体材料，形成外延对准的连续半导体材料部分。将半导体材料选择性地沉积在单晶表面上，而不沉积在非晶体表面上。可以通过向其中装载了第一示例性半导体结构的处理室中同时或交替流动反应剂气体和蚀刻剂气体，进行半导体材料的选择性沉积。单晶表面上的沉积在没有任何孵化期的情况下进行，而在非晶体表面上需要有限的孵化时间来成核。通过选择大于非晶体表面上的净成核速率并且小于晶体表面上的沉积速率的蚀刻速率，单晶半导体材料可以仅沉积在晶体表面上而不沉积在非晶体表面上。所沉积的半导体材料可以是例如III-V化合物半导体材料，该III-V化合物半导体材料与单晶电介质层20和半导体鳍片30F晶格匹配，或具有允许在单晶电介质层20和半导体鳍片30F上的外延沉积的晶格失配。
晶体表面包括半导体鳍片30F和单晶电介质层20的物理暴露表面。非晶体表面包括浅沟槽隔离结构22、该至少一个栅极隔离物56和该至少一个栅极电极52的表面。
每个外延对准的连续半导体材料部分是连续单晶半导体部分，该连续单晶半导体部分包括与单晶电介质层20的单晶结构外延对准的单晶半导体结构。该连续单晶半导体部分可以包括例如：沉积在每个半导体鳍片30F的第一端部的第一连续单晶半导体部分60A、沉积在每个半导体鳍片30F的第二端部的第二连续单晶半导体部分60B、以及沉积在成对的栅极叠层（50、52）之间的第三连续单晶半导体部分60C。
在一个实施例中，连续单晶半导体部分（60A、60B、60C）可以包括提供用于传导电力的导电路径的掺杂半导体材料。每个连续单晶半导体部分（60A、60B、60C）电短路多个半导体鳍片30F。第一连续单晶半导体部分60A和第二连续单晶半导体部分60B直接形成在每个半导体鳍片30F的端部子部分上，该子部分是半导体材料部分。此处使用的“子部分”是指包括至少另一部分的较大部分的一部分。第一连续单晶半导体部分60A和第二连续单晶半导体部分60B具有与单晶电介质层20外延对准的单晶结构。
参考图6A-6C，进行至少离子注入过程或退火过程之一，以对半导体鳍片30F的位于每个连续单晶半导体部分（60A、60B、60C）下方的部分进行掺杂。将半导体鳍片30F的掺杂部分转化成源极/漏极区30SD。此处使用的“源极/漏极”区可以是源极区、漏极区、或者能够根据操作模式用作源极区或漏极区的区域。半导体鳍片30F的未被该离子注入过程和/或退火过程掺杂的每个子部分可以构成场效应晶体管的体区30B。
在一个实施例中，该多个半导体鳍片30F中的每一个的位于栅极电极52下方的子部分可以具有第一导电类型的掺杂，并且该多个半导体鳍片30F中的每一个的端部子部分（例如，图6B中的左侧源极/漏极区30SD和右侧源极/漏极区30SD）可以具有与第一导电类型相反的第二导电类型的掺杂。例如，第一导电类型可以是p型，并且第二导电类型可以是n型，或者反之亦然。
每一个半导体鳍片（30B、30SD）可以是单晶的，并且可以与单晶电介质层20外延对准。每一个半导体鳍片（30B、30SD）是半导体材料部分。作为第一半导体材料部分的第一半导体鳍片（30B、30SD）和作为第二半导体材料部分的第二半导体鳍片（30B、30SD）可以沿着宽度方向彼此横向间隔开，该宽度方向是在平面C-C′内的水平方向。与第一半导体鳍片（30B、30SD）接触的连续单晶半导体部分（60A、60B、60C）的第一垂直子部分60V1与连续单晶半导体部分（60A、60B、60C）的第二垂直子部分60V2横向间隔开，该第二垂直子部分60V2与第二半导体鳍片（30B、30SD）接触并且面对第一垂直子部分60V1。
每一个连续单晶半导体部分（60A、60B、60C）的单晶结构可以与半导体鳍片（30B、30SD）外延对准。连续单晶半导体部分（60A、60B、60C）的底部子部分60BT的顶表面位于该多个半导体鳍片（30B、30SD）的最顶表面下方。浅沟槽隔离结构22横向围绕该多个半导体鳍片（30B、30SD）。该多个半导体鳍片（30B、30SD）的垂直表面与该浅沟槽隔离结构22接触。
参考图7A-7C，通过去除半导体鳍片30F的物理暴露部分，从图4A--4C的第一示例性半导体结构得到根据本公开的第二实施例的第二示例性半导体结构。例如可以通过相对于浅沟槽隔离结构22的电介质材料、该至少一个栅极电极52和该至少一个栅极隔离物56具有选择性的各向异性蚀刻，实现半导体鳍片30F的物理暴露部分的去除。因此，通过各向异性蚀刻去除该多个半导体鳍片30F的未被该至少一个栅极电极52或该至少一个栅极隔离物56覆盖的物理暴露部分。在去除了该多个半导体鳍片30F的物理暴露部分之后，该多个半导体鳍片30F的端部表面与该至少一个栅极隔离物56的外侧壁垂直一致。
参考图8A-8C，直接在每一个半导体鳍片30F的端部子部分上形成连续单晶半导体部分，该子部分是半导体材料部分。该连续单晶半导体部分可以包括例如：第一连续单晶半导体部分60A、第二连续单晶半导体部分60B和第三连续单晶半导体部分60C。可以通过与单晶电介质层20外延对准地沉积半导体材料形成该连续单晶半导体部分（60A、60B、60C）。可以以与第一实施例中相同的方式通过选择性外延形成该连续单晶半导体部分（60A、60B、60C）。所沉积的半导体材料可以是例如III-V化合物半导体材料，该III-V化合物半导体材料与单晶电介质层20和半导体鳍片30F晶格匹配，或具有允许在单晶电介质层20和半导体鳍片30F上的外延沉积的晶格失配。
第一、第二和第三连续单晶半导体部分（60A、60B、60C）中的每一个与该多个半导体鳍片30F中的每一个的端部子部分接触，并且具有与单晶电介质层20以及该多个半导体鳍片30F的单晶结构外延对准的单晶结构。该连续单晶半导体部分（60A、60B、60C）可以与电短路多个半导体鳍片30F的连续半导体材料部分外延对准。每一个连续单晶半导体部分（60A、60B、60C）的底部子部分60BT的顶表面位于该多个半导体鳍片30F的最顶表面下方。
每一个连续单晶半导体部分（60A、60B、60C）直接沉积在该多个半导体鳍片30F的与该至少一个栅极隔离物56的外侧壁垂直一致的每个端部表面上。第一和第二连续单晶半导体部分（60A、60B）可以形成为具有在沿着包括水平长度方向的垂直面（例如，沿着垂直面B-B′）的垂直横截面视图中具有L型垂直横截面形状。浅沟槽隔离结构22横向围绕该多个半导体鳍片30F。
在一个实施例中，每一个连续单晶半导体部分（60A、60B、60C）可以在利用第二导电类型的掺杂剂的原位掺杂的情况下被沉积，或者可以被注入第二导电类型的掺杂剂。在这种情况下，每一个半导体鳍片30F可以用作场效应晶体管的体区，并且每一个连续单晶半导体部分（60A、60B、60C）可以用作至少一个场效应晶体管的源极/漏极区。每个场效应晶体管包括多个用作该场效应晶体管的体的半导体鳍片30F。
参考图9A-9C，从图1A-1C的第一示例性半导体结构可以得到根据本公开的第三实施例的第三示例性半导体结构。例如，可以将光致抗蚀剂层37施加于顶部半导体部分30和浅沟槽隔离结构22上。对光致抗蚀剂层37进行光刻曝光以在顶部半导体部分30上形成鳍片和落着衬垫（landing pad）的图形。通过相对于浅沟槽隔离结构22的电介质材料具有选择性的各向异性蚀刻，将光致抗蚀剂层37中的图形转移到顶部半导体部分30中。
顶部半导体部分30的剩余部分是包括与单晶电介质层20外延对准的单晶半导体材料的半导体材料部分。顶部半导体部分30的剩余部分包括位于一端的第一衬垫部分30P1、位于相对端的第二衬垫部分30P2、以及连接第一衬垫部分30P1和第二衬垫部分30P2的多个半导体鳍片30F。第一衬垫部分30P1、第二衬垫部分30P2和该多个半导体鳍片30F在此处统称为包含半导体鳍片的结构（30F、30P1、30P2）。
第一半导体衬垫30P1和第二半导体衬垫30P2是单晶的，并且与单晶电介质层20的单晶结构外延对准。该多个半导体鳍片30F横向接触该第二和第二半导体衬垫（30P1、30P2）。
参考图10A-10C，使单晶电介质层20的顶表面的物理暴露部分凹陷。在使单晶电介质层20的顶表面的物理暴露部分凹陷期间，第一和第二半导体衬垫（30P1、30P2）可以用作蚀刻掩模。
参考图11A-11C，例如，通过灰化，相对于包含半导体鳍片的结构（30F、30P1、30P2）和浅沟槽隔离结构22选择性地去除光致抗蚀剂层37。
在一个实施例中，可以进行各向同性蚀刻以去除单晶电介质层20的物理暴露的表面部分。该各向同性蚀刻可以是相对于包含半导体鳍片的结构（30F、30P1、30P2）的半导体材料选择性地去除单晶电介质层20的电介质材料的湿法蚀刻或干法蚀刻。从该多个半导体鳍片30F下方并且从被浅沟槽隔离结构22围绕的区域内的第一和第二衬垫部分（30P1、30P2）的周边部分下方，去除单晶电介质层20的部分。半导体鳍片30F变得通过第一和第二衬垫部分（30P1、30P2）悬置在单晶电介质层20的凹陷表面上方。
参考图12A-12C，通过退火将该多个半导体鳍片30F转化成多个半导体纳米线30N。例如，可以在从850℃到1150℃的范围内在升高的温度下在含氢气环境中退火该第三半导体结构。该多个半导体鳍片30F可以被转化成多个半导体纳米线30N。此处使用的半导体纳米线是这样一种半导体结构，其以基本相同的横截面形状沿着长度方向延伸使得该基本相同的横截面形状中的最大尺寸不超过100nm。
在退火之后，每条半导体纳米线30N可以具有沿着与该多个半导体纳米线30的长度方向垂直的平面的非矩形垂直横截面形状。例如，该多个半导体纳米线30N可以具有如图12C中所示的圆形或椭圆形垂直横截面形状。该半导体纳米线30N的每个第一端部附着于第一半导体衬垫30P1，并且该半导体纳米线30N的每个第二端部附着于第二半导体衬垫30P2。包含半导体鳍片结构（30F、30P1、30P2）被转化成包含半导体纳米线的结构（30P、30P1、30P2）。
参考图13A-13C，可以至少在包含半导体纳米线的结构（30P、30P1、30P2）的物理暴露表面上形成栅极电介质层50L。另外，栅极电介质层50L可以形成在浅沟槽隔离结构22的物理暴露表面上和/或单晶电介质层20的物理暴露表面上。栅极电介质层50可以包括介电常数大于7.9的高介电常数（高k）电介质材料和/或诸如氧化硅、氮化硅和/或氧氮化硅的常规栅极电介质材料。可以通过将包含半导体纳米线的结构（30P、30P1、30P2）中的半导体材料的表面部分转化成诸如电介质氧化物、电介质氮化物和/或电介质氧氮化物的电介质材料，形成栅极电介质层50L。作为备选或作为补充，可以通过共形地沉积诸如金属氧化物、金属氮化物和/或金属氧氮化物的电介质材料形成栅极电介质层50L。例如可以通过热氧化、热氮化、等离子体氧化和/或等离子体氮化，进行半导体材料的表面部分到电介质材料的转化。例如可以通过原子层沉积（ALD）或化学气相沉积（CVD），进行电介质材料的沉积。
参考图14A-14C，可以在该多个半导体纳米线30N上形成至少一个栅极电极52。每个栅极电极跨骑在每个半导体纳米线30N的一部分上。每个栅极电极52包括至少一种导电材料，该导电材料可以是金属材料和/或掺杂半导体材料。可以通过沉积至少一个导电材料层并且构图该导电材料层形成该至少一个栅极电极52，例如采用光致抗蚀剂层（未示出）的光刻构图并且通过各向异性蚀刻将光致抗蚀剂层中的图形转移到该导电材料层中来构图该导电材料层。随后可以去除光致抗蚀剂层。可选地，在该各向异性蚀刻期间可以采用栅极电介质层50L作为蚀刻停止层。每个栅极电极围绕多个半导体纳米线30N并且包括位于半导体纳米线30N下方的部分。
参考图15A-15C，例如可以通过沉积电介质材料层并且各向异性蚀刻该电介质材料层，围绕每个栅极叠层（50、52）形成栅极隔离物56。该电介质材料层的每个剩余的垂直部分构成栅极隔离物56。每个栅极隔离物56横向围绕栅极电极52。
参考图16A-16C，例如，通过蚀刻，相对于包含半导体纳米线的结构（30N、30P1、30P2）选择性地去除栅极电介质层50L的物理暴露部分。该蚀刻可以是湿法蚀刻或干法蚀刻。栅极电介质层50L的每个剩余部分是横向围绕半导体纳米线30N的栅极电介质50。每个栅极电极52围绕该多个半导体纳米线30N中的每一条。
参考图17A-17C，通过例如选择性外延沉积半导体材料，形成外延对准的连续半导体材料部分。将半导体材料选择性地沉积在单晶表面上，而不沉积在非晶体表面上。可以通过向其中装载了第三示例性半导体结构的处理室中同时或交替流动反应剂气体和蚀刻剂气体，进行半导体材料的选择性沉积。单晶上的沉积在没有任何孵化期的情况下进行，而在非晶体表面上需要有限的孵化时间来成核。通过选择大于非晶体表面上的净成核速率并且小于晶体表面上的沉积速率的蚀刻速率，单晶半导体材料可以仅沉积在晶体表面上而不沉积在非晶体表面上。所沉积的半导体材料可以是例如III-V化合物半导体材料，该III-V化合物半导体材料与单晶电介质层20和半导体纳米线30N晶格匹配，或具有允许在单晶电介质层20和半导体纳米线30N上的外延沉积的晶格失配。
晶体表面包括半导体纳米线30N和单晶电介质层20的物理暴露表面。非晶体表面包括浅沟槽隔离结构22、该至少一个栅极隔离物56和该至少一个栅极电极52的表面。
每个外延对准的连续半导体材料部分是连续单晶半导体部分，该连续单晶半导体部分包括与单晶电介质层20的单晶结构外延对准的单晶半导体结构。该连续单晶半导体部分可以包括例如：沉积在每个半导体纳米线30N的第一端部的第一连续单晶半导体部分60A、沉积在每个半导体纳米线30N的第二端部的第二连续单晶半导体部分60B、以及沉积在成对的栅极叠层（50、52）之间的第三连续单晶半导体部分60C。
在一个实施例中，连续单晶半导体部分（60A、60B、60C）可以包括提供用于传导电力的导电路径的掺杂半导体材料。每个连续单晶半导体部分（60A、60B、60C）电短路多个半导体纳米线30F。第一连续单晶半导体部分60A和第二连续单晶半导体部分60B直接形成在每个半导体纳米线30N的端部子部分上，该子部分是半导体材料部分。第一连续单晶半导体部分60A和第二连续单晶半导体部分60B具有与单晶电介质层20外延对准的单晶结构。
每一个半导体纳米线30N是半导体材料部分。在一个实施例中，第三连续单晶半导体部分60C的与第一半导体纳米线30N接触的第一子部分可以与第三连续单晶半导体部分60C的与第二半导体纳米线30N接触的第二子部分横向间隔开。每一个半导体纳米线30N可以是单晶的，并且每一个连续单晶半导体部分（60A、60B、60C）的单晶结构可以与半导体纳米线30N外延对准。
每一个连续单晶半导体部分（60A、60B、60C）与单晶电介质层20之间的水平界面相对于单晶电介质层20与第一和第二半导体衬垫（30P1、30P2）之间的水平界面垂直凹陷。
该多个半导体纳米线30N沿着水平长度方向延伸，并且具有沿着该水平长度方向的统一垂直横截面形状。该统一垂直横截面形状可以具有弯曲的周边。例如，该统一垂直横截面形状可以是圆形或椭圆形。该多个半导体纳米线30N的最底表面可以位于该单晶电介质层20的最顶表面上。
参考图18A-18C，进行至少离子注入过程或退火过程之一，以对包含半导体纳米线的结构（30N、30P1、30P2）的位于每个连续单晶半导体部分（60A、60B、60C）下方的部分进行掺杂。包含半导体纳米线的结构（30N、30P1、30P2）的该被离子注入过程或退火过程掺杂的部分被转化成源极/漏极区30SD。半导体纳米线30N的未被该离子注入过程和/或退火过程掺杂的每个子部分可以构成场效应晶体管的体区30B。
在一个实施例中，包含半导体纳米线的结构（30SD、30B）的位于栅极电极52下方的每个子部分可以是具有第一导电类型的掺杂的体区30B。包含半导体纳米线的结构（30SD、30B）端部子部分（例如，图6B中的左侧源极/漏极区30SD和右侧源极/漏极区30SD）可以具有与第一导电类型相反的第二导电类型的掺杂。例如，第一导电类型可以是p型，并且第二导电类型可以是n型，或者反之亦然。
每一个包含半导体纳米线的结构（30SD、30B）可以由单晶半导体材料构成，并且可以与单晶电介质层20外延对准。每一个半导体纳米线是半导体材料部分。作为第一半导体材料部分的第一半导体纳米线和作为第二半导体材料部分的第二半导体纳米线可以沿着宽度方向彼此横向间隔开，该宽度方向是在平面C-C′内的水平方向。连续单晶半导体部分（60A、60B或60C）的与第一半导体纳米线接触的第一子部分与连续单晶半导体部分（60A、60B或60C）的与第二半导体纳米线接触的第二子部分横向间隔开横向间隙G。横向间隙G是第一子部分和第二子部分之间的最小尺度。
每一个连续单晶半导体部分（60A、60B、60C）的单晶结构可以与包含半导体纳米线的结构（30SD、30B）外延对准。连续单晶半导体部分（60A、60B、60C）的底部子部分60BT的顶表面位于该多个半导体纳米线的最顶表面下方。浅沟槽隔离结构22横向围绕该多个半导体纳米线。该包含半导体纳米线的结构（30SD、30B）的垂直表面与该浅沟槽隔离结构22接触。
参考图19A-19C，通过去除包含半导体纳米线的结构（30N、30P1、30P2）的物理暴露部分，从图16A-16C的第三示例性半导体结构得到根据本公开的第四实施例的第四示例性半导体结构。例如可以通过相对于浅沟槽隔离结构22的电介质材料、该至少一个栅极电极52和该至少一个栅极隔离物56具有选择性的各向异性蚀刻，实现包含半导体纳米线的结构（30N、30P1、30P2）的物理暴露部分的去除。因此，通过各向异性蚀刻去除该包含半导体纳米线的结构（30N、30P1、30P2）的未被该至少一个栅极电极52或该至少一个栅极隔离物56覆盖的物理暴露部分。包含半导体纳米线的结构（30N、30P1、30P2）的剩余部分构成多个物理分离的半导体材料部分,该半导体材料部分在此处称为体区30B。在去除了该包含半导体纳米线的结构（30N、30P1、30P2）的物理暴露部分之后，该体区30N的端部表面与该至少一个栅极隔离物56的外侧壁一致。
参考图20A-20C，直接在每一个体区30B的端部子部分上形成连续单晶半导体部分，该子部分是半导体材料部分。该连续单晶半导体部分可以包括例如：第一连续单晶半导体部分60A、第二连续单晶半导体部分60B和第三连续单晶半导体部分60C。可以通过与单晶电介质层20外延对准地沉积半导体材料形成该连续单晶半导体部分（60A、60B、60C）。可以以与第三实施例中相同的方式通过选择性外延形成该连续单晶半导体部分（60A、60B、60C）。所沉积的半导体材料可以是例如III-V化合物半导体材料，该III-V化合物半导体材料与单晶电介质层20和该体区晶格匹配，或具有允许在单晶电介质层20和该体区上的外延沉积的晶格失配。
第一、第二和第三连续单晶半导体部分（60A、60B、60C）中的每一个与该多个体区30B中的端部子部分接触，并且具有与单晶电介质层20以及该体区30B的单晶结构外延对准的单晶结构。该连续单晶半导体部分（60A、60B、60C）与电短路多个体区30B的连续半导体材料部分外延对准。每一个连续单晶半导体部分（60A、60B、60C）的底部子部分60BT的顶表面位于该多个体区30B的最顶表面下方。
每一个连续单晶半导体部分（60A、60B、60C）直接沉积在多个体区30B的与该至少一个栅极隔离物56的外侧壁垂直一致的端部表面上。浅沟槽隔离结构22横向围绕该多个体区30B。
在一个实施例中，每一个连续单晶半导体部分（60A、60B、60C）可以在利用第二导电类型的掺杂剂的原位掺杂的情况下被沉积，或者可以被注入第二导电类型的掺杂剂。与同一对连续单晶半导体部分（60A、60B、60C）接触的多个体区30B构成场效应晶体管的体。每一个该连续单晶半导体部分（60A、60B、60C）可以用作至少一个场效应晶体管的源极/漏极区。
在本公开的各种实施例中，单晶电介质层20的凹陷顶表面提供了单晶表面，在该单晶表面上可以外延对准地沉积单晶半导体材料。此外，至少一个半导体材料部分的单晶表面用作附加的单晶表面，在该附加的单晶表面上可以外延对准地沉积单晶半导体材料。因此，所沉积的单晶半导体材料与单晶电介质层10和至少一个半导体材料部分外延对准。可以在原位掺杂的情况下沉积所沉积的单晶半导体材料，或者可以通过离子注入随后对沉积的单晶半导体材料进行掺杂，以形成掺杂的半导体材料部分，该掺杂的半导体材料部分可以是至少一个场效应晶体管的源极/漏极区。
尽管已经就特定实施例描述了本公开，但是显然，考虑到前面的描述，大量备选方案、修改和变型对于本领域技术人员是显而易见的。本文中描述的每一个实施例可以独立地或者与任何其它实施例结合实施，除非另外明确说明或者明显不兼容。因此，本公开意图包含落入本公开和后面的权利要求的范围和精神内所有这些备选方案、修改和变型。

Claims (25)

1.一种形成半导体结构的方法，包括：
在单晶电介质层上形成至少一个半导体材料部分；
形成跨骑所述至少一个半导体材料部分的栅极电极；以及
通过与所述单晶电介质层外延对准地沉积半导体材料，直接在所述至少一个半导体材料部分中的每一个的端部子部分上形成连续单晶半导体部分。
2.根据权利要求1的方法，其中所述至少一个半导体材料部分具有第一导电类型的掺杂，并且所述方法还包括用与所述第一导电类型相反的第二导电类型的掺杂剂对所述至少一个半导体材料部分中的每一个的所述端部子部分进行掺杂。
3.根据权利要求1的方法，还包括：使所述单晶电介质层的顶表面的一部分凹陷，其中所述连续单晶半导体部分直接形成在所述单晶电介质层的所述顶表面的所述凹陷部分上。
4.根据权利要求1的方法，其中所述至少一个半导体材料部分是具有平行的垂直侧壁的多个半导体鳍片。
5.根据权利要求4的方法，其中所述多个半导体鳍片中的每一个是单晶的，并且与所述单晶电介质层外延对准。
6.根据权利要求5的方法，还包括：在所述单晶电介质层上形成浅沟槽隔离结构，其中所述至少一个半导体材料部分的垂直表面与所述浅沟槽隔离结构接触。
7.根据权利要求6的方法，其中所述至少一个半导体材料部分中的每一个沿着水平长度方向延伸，在与所述水平长度方向垂直的垂直面内具有基本矩形的垂直横截面形状。
8.根据权利要求6的方法，还包括：
形成横向围绕所述栅极电极的栅极隔离物；以及
去除所述至少一个半导体材料部分的未被所述栅极电极或所述栅极隔离物覆盖的物理暴露部分，其中在所述物理暴露部分的去除之后，所述至少一个半导体材料部分的端部表面与所述栅极隔离物的外侧壁垂直一致。
9.根据权利要求1的方法，其中所述至少一个半导体材料部分是多个半导体纳米线。
10.根据权利要求9的方法，还包括：在所述单晶电介质层上形成第一半导体衬垫和第二半导体衬垫，其中所述半导体纳米线的每个第一端部附着于所述第一半导体衬垫，并且所述半导体纳米线的每个第二端部附着于所述第二半导体衬垫。
11.根据权利要求9的方法，还包括：
形成与所述第一和第二半导体衬垫横向接触的多个半导体鳍片；
从所述多个半导体鳍片下方去除所述单晶电介质层的部分；以及
通过退火将所述多个半导体鳍片转化成多个半导体纳米线。
12.根据权利要求9的方法，其中所述栅极电极围绕所述多个半导体纳米线中的每一个。
13.根据权利要求9的方法，其中所述多个半导体纳米线沿着水平长度方向延伸，并且具有沿着所述水平长度方向的统一垂直横截面形状。
14.一种半导体结构，包括：
包括单晶电介质层的衬底；
位于所述单晶电介质层上的至少一个半导体材料部分；
跨骑所述至少一个半导体材料部分的栅极电极；以及
连续单晶半导体部分，其与所述至少一个半导体材料部分中的每一个的端部子部分接触并且具有与所述单晶电介质层外延对准的单晶结构。
15.根据权利要求14的半导体结构，其中所述至少一个半导体材料部分中的每一个的位于所述栅极电极下方的子部分具有第一导电类型的掺杂，并且所述至少一个半导体材料部分中的每一个的所述端部子部分具有与所述第一导电类型相反的第二导电类型的掺杂。
16.根据权利要求14的半导体结构，其中所述至少一个半导体材料部分中的每一个是单晶的，并且与所述单晶电介质层外延对准。
17.根据权利要求14的半导体结构，其中所述至少一个半导体材料部分是多个半导体材料部分。
18.根据权利要求14的半导体结构，其中所述连续单晶半导体部分的底部子部分的顶表面位于所述至少一个半导体材料部分的最顶表面下方。
19.根据权利要求14的半导体结构，还包括：浅沟槽隔离结构，其位于所述单晶电介质层上方并且横向围绕所述至少一个半导体材料部分。
20.根据权利要求14的半导体结构，其中所述至少一个半导体材料部分是具有平行的垂直侧壁的多个半导体鳍片。
21.根据权利要求20的半导体结构，其中所述多个半导体鳍片中的每一个是单晶的，并且与所述单晶电介质层外延对准。
22.根据权利要求14的半导体结构，其中所述至少一个半导体材料部分是多个半导体纳米线。
23.根据权利要求22的半导体结构，其中所述半导体纳米线的每个第一端部附着于第一半导体衬垫，并且所述半导体纳米线的每个第二端部附着于第二半导体衬垫。
24.根据权利要求23的半导体结构，其中所述多个半导体纳米线的最底表面位于所述单晶电介质层的最顶表面上。
25.根据权利要求23的半导体结构，其中所述多个半导体纳米线沿着水平长度方向延伸，并且具有沿着所述水平长度方向的统一垂直横截面形状。
CN201310625869.0A 2012-12-03 2013-11-28 半导体结构及其形成方法 Pending CN103855031A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/692,162 2012-12-03
US13/692,162 US20140151757A1 (en) 2012-12-03 2012-12-03 Substrate-templated epitaxial source/drain contact structures

Publications (1)

Publication Number Publication Date
CN103855031A true CN103855031A (zh) 2014-06-11

Family

ID=50824607

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310625869.0A Pending CN103855031A (zh) 2012-12-03 2013-11-28 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US20140151757A1 (zh)
CN (1) CN103855031A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990415A (zh) * 2015-03-17 2016-10-05 国际商业机器公司 纳米线场效应晶体管（fet）器件及其制造方法
CN109564934A (zh) * 2016-04-25 2019-04-02 应用材料公司 水平环绕式栅极元件纳米线气隙间隔的形成

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3000838B1 (fr) * 2013-01-07 2015-01-02 St Microelectronics Rousset Procede de fabrication d’une memoire non volatile
US9136343B2 (en) * 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
US9431512B2 (en) * 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9520394B1 (en) * 2015-05-21 2016-12-13 International Business Machines Corporation Contact structure and extension formation for III-V nFET
US9691851B1 (en) * 2016-06-10 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9941118B2 (en) * 2016-08-22 2018-04-10 International Business Machines Corporation Dense vertical nanosheet
US10424663B2 (en) * 2017-05-23 2019-09-24 International Business Machines Corporation Super long channel device within VFET architecture
US10573745B2 (en) 2017-05-23 2020-02-25 International Business Machines Corporation Super long channel device within VFET architecture
US10008417B1 (en) 2017-06-12 2018-06-26 International Business Machines Corporation Vertical transport fin field effect transistors having different channel lengths
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US20220093589A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Fabrication of gate-all-around integrated circuit structures having adjacent island structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645576A (zh) * 2003-12-09 2005-07-27 国际商业机器公司 在FinFET中形成翅片的后退法
US20100164530A1 (en) * 2008-12-31 2010-07-01 Jan Hoentschel Adjusting configuration of a multiple gate transistor by controlling individual fins
US20100167492A1 (en) * 2006-10-20 2010-07-01 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US20110133166A1 (en) * 2009-12-04 2011-06-09 International Business Machines Corporation Nanowire fet having induced radial strain
US20110291190A1 (en) * 2009-09-28 2011-12-01 Semiconductor Manufacturing International (Shanghai) Corporation System and method for integrated circuits with cylindrical gate structures

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104126228B (zh) * 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645576A (zh) * 2003-12-09 2005-07-27 国际商业机器公司 在FinFET中形成翅片的后退法
US20100167492A1 (en) * 2006-10-20 2010-07-01 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US20100164530A1 (en) * 2008-12-31 2010-07-01 Jan Hoentschel Adjusting configuration of a multiple gate transistor by controlling individual fins
US20110291190A1 (en) * 2009-09-28 2011-12-01 Semiconductor Manufacturing International (Shanghai) Corporation System and method for integrated circuits with cylindrical gate structures
US20110133166A1 (en) * 2009-12-04 2011-06-09 International Business Machines Corporation Nanowire fet having induced radial strain

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990415A (zh) * 2015-03-17 2016-10-05 国际商业机器公司 纳米线场效应晶体管（fet）器件及其制造方法
US10170634B2 (en) 2015-03-17 2019-01-01 International Business Machines Corporation Wire-last gate-all-around nanowire FET
CN109564934A (zh) * 2016-04-25 2019-04-02 应用材料公司 水平环绕式栅极元件纳米线气隙间隔的形成
US11282936B2 (en) 2016-04-25 2022-03-22 Applied Materials, Inc. Horizontal gate all around device nanowire air gap spacer formation
CN109564934B (zh) * 2016-04-25 2023-02-21 应用材料公司 水平环绕式栅极元件纳米线气隙间隔的形成
US11848369B2 (en) 2016-04-25 2023-12-19 Applied Materials, Inc. Horizontal gate-all-around device nanowire air gap spacer formation

Also Published As

Publication number Publication date
US20140151757A1 (en) 2014-06-05

Similar Documents

Publication Publication Date Title
CN103855031A (zh) 半导体结构及其形成方法
CN103247685B (zh) 替代栅极鳍片结构和方法
CN103855091B (zh) 半导体结构及其形成方法
US8377779B1 (en) Methods of manufacturing semiconductor devices and transistors
US8889495B2 (en) Semiconductor alloy fin field effect transistor
US9024355B2 (en) Embedded planar source/drain stressors for a finFET including a plurality of fins
KR101761065B1 (ko) 반도체 디바이스 및 반도체 디바이스를 형성하는 방법
US9711416B2 (en) Fin field effect transistor including a strained epitaxial semiconductor shell
US9219114B2 (en) Partial FIN on oxide for improved electrical isolation of raised active regions
US9166049B2 (en) Method to enhance strain in fully isolated finFET structures
US9985114B2 (en) Fin field effect transistor structure and method to form defect free merged source and drain epitaxy for low external resistance
US8912609B2 (en) Low extension resistance III-V compound fin field effect transistor
CN103855221A (zh) 半导体器件和制造半导体器件的方法
KR20140038897A (ko) 수직 마이크로전자 소자 및 그 제조 방법
US9209094B2 (en) Fin field effect transistor with dielectric isolation and anchored stressor elements
TWI630719B (zh) 磊晶再成長之異質結構奈米線側向穿隧場效電晶體
US20220328628A1 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus including the semiconductor device
US9570444B2 (en) CMOS transistors with identical active semiconductor region shapes
TW202121689A (zh) 半導體器件及其製造方法及包括該半導體器件的電子設備
US9953976B2 (en) Effective device formation for advanced technology nodes with aggressive fin-pitch scaling
US9190406B2 (en) Fin field effect transistors having heteroepitaxial channels
US9054192B1 (en) Integration of Ge-containing fins and compound semiconductor fins
US20150076604A1 (en) Field effect transistor including a recessed and regrown channel

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140611