CN108269805A - 半导体存储装置以及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体存储装置以及其制作方法。利用于形成位线接触开口时，在位线接触开口的边缘形成底切(under‑cut)结构，由此降低因对位偏移所可能造成的短路问题，进而达到增加位线接触开口的制作工艺容许范围(process window)的效果。

Description

半导体存储装置以及其制作方法
技术领域
本发明涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有位线接触开口的半导体存储装置以及其制作方法。
背景技术
随着科技进步，集成电路制作工艺技术也随之不断精进，因此各种电子电路可集积/成形于单一芯片上。制造芯片的半导体制作工艺包括许多步骤，例如形成薄膜的沉积制作工艺、形成图案化光致抗蚀剂的光致抗蚀剂涂布、暴露与显影制作工艺以及对薄膜进行图案化的蚀刻制作工艺等。因应产品需求，芯片上的电路与元件的尺寸持续地缩小化，对于上述各制作工艺的制作工艺容许范围(process window)的要求也越趋严格。因此，如何在产品规格以及设计要求的限制下设法增加制作工艺容许范围以达到提升生产良率的效果一直是相关业界持续努力的目标。
发明内容
本发明提供了一种半导体存储装置以及其制作方法，利用于形成位线接触开口时，在位线接触开口的边缘形成底切(under-cut)结构，由此降低因对位偏移所可能造成的短路问题，进而达到增加位线接触开口的制作工艺容许范围的效果。
本发明的一实施例提供一种半导体存储装置，包括一半导体基底、一浅沟槽隔离、一位线接触开口以及一位线结构。半导体基底包括多个主动区。浅沟槽隔离设置于半导体基底中，且浅沟槽隔离设置于多个主动区之间。位线接触开口设置于多个主动区中的其中一个以及浅沟槽隔离中，且位线接触开口的边缘具有一底切(under-cut)结构。位线结构部分设置于位线接触开口中，且位线结构与位线接触开口对应的主动区接触。
本发明的一实施例还提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底，一浅沟槽隔离形成于半导体基底中而定义出多个主动区。接着，进行一第一蚀刻制作工艺，用以于半导体基底中形成一位线接触开口。位线接触开口对应且暴露出多个主动区中的其中一个，且位线接触开口的边缘具有一底切结构。在半导体基底上形成一位线结构，位线结构部分设置于位线接触开口中，且位线结构与位线接触开口对应的主动区接触。
附图说明
图1至图6所绘示为本发明第一实施例的半导体存储装置的制作方法示意图，其中
图2为沿图1中的剖线A-A’所绘示的剖视示意图；
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7与图8为本发明第二实施例的半导体存储装置的制作方法示意图，其中图8为图7之后的状况示意图。
主要元件符号说明
10 半导体基底
11 浅沟槽隔离
12 主动区
12T 顶面
13 掩模层
19 图案化掩模层
19H 开口
20 位线接触开口
20B 第一底面
20C 底切结构
30 绝缘层
30B 第二底面
30L 侧面
30S 隔离结构
40 位线结构
41 接触插塞
42 低电阻层
43 盖层
50 间隙子层
91 第一蚀刻制作工艺
92 第二蚀刻制作工艺
101-102 半导体存储装置
D1 第一方向
D2 第二方向
D3 垂直方向
W1 第一宽度
W2 第二宽度
WL 字符线
具体实施方式
请参阅图1至图6。图1至图6为本发明第一实施例的半导体存储装置的制作方法示意图，其中图1为上视示意图，图2至图6为剖视示意图，且图2为沿图1中的剖线A-A’所绘示的剖视示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1与图2所示，提供一半导体基底10。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。浅沟槽隔离11形成于半导体基底10中而定义出多个主动区12。浅沟槽隔离11可利用蚀刻方式于半导体基底10中形成多个沟槽，再于沟槽中填入绝缘材料例如氧化硅或氮氧化硅等而形成，但并不以此为限。在一些实施例中，也可视需要使用其他适合的方式形成浅沟槽隔离11。此外，半导体基底10中可形成多条字符线(word line)WL，而本实施例的字符线WL可为埋入式字符线(buried word line)，但并不以此为限。在一些实施例中，各字符线WL可沿一第一方向D1延伸，而各主动区12可沿不同于第一方向D1的一第二方向D2延伸。此外，第二方向D2可未与第一方向D1正交，而各主动区12可沿此斜向方向延伸，由此增加存储单元的排列密度，但并不以此为限。
在浅沟槽隔离11与字符线WL形成之后，可于半导体基底10以及浅沟槽隔离11上形成一图案化掩模层19。图案化掩模层19可包括多个开口19H分别对应部分的主动区12，用以搭配蚀刻制作工艺于半导体基底10中形成多个位线接触开口(图1与图2未绘示)。此外，在图案化掩模层19形成之前，可先形成一掩模层13覆盖半导体基底10以及浅沟槽隔离11，再于掩模层13上形成图案化掩模层19。掩模层13可包括绝缘材料例如氮化硅，而图案化掩模层19可包括光致抗蚀剂，但并不以此为限。因此，图案化掩模层19的各开口19H于一垂直方向D3上与多个主动区12中的其中一个对应，且各开口19H可暴露出所对应的主动区12上方的掩模层13。
接着，如图3所示，进行一第一蚀刻制作工艺91，用以于半导体基底10中形成一位线接触开口20。由于第一蚀刻制作工艺91以图案化掩模层19为蚀刻掩模进行蚀刻，故所形成的各位线接触开口20对应且暴露出多个主动区12中的其中一个。更明确地说，第一蚀刻制作工艺91可用以将图案化掩模层19的开口19H所暴露出的掩模层13移除，并进一步向下蚀刻而移除部分的主动区12与部分的浅沟槽隔离11，用以形成位线接触开口20。在本实施例中，位线接触开口20的边缘具有一底切(under-cut)结构20C，故位线接触开口20的底部宽度(例如图3中所示的第二宽度W2)大于位线接触开口20的顶部宽度(例如图3中所示的第一宽度W1)。换句话说，本实施例的位线接触开口20为一上窄下宽的开口。
在一些实施例中，位线接触开口20的底切结构20C可形成于位线接触开口20所对应的主动区12两侧的浅沟槽隔离11中，但并不以此为限。此外，位线接触开口20的第一宽度W1可大体上等于主动区12的宽度加上位于主动区12之间的浅沟槽隔离11的宽度，而由于第二宽度W2大于第一宽度W1，故可改善当图案化掩模层19的开口19H发生对位偏移时导致于第一蚀刻制作工艺91之后部分的主动区12发生残留现象。值得说明的是，为了形成底切结构20C，第一蚀刻制作工艺91可为较趋近于等向性(isotropic)蚀刻，且可通过控制第一蚀刻制作工艺91进行时对于掩模层13以及浅沟槽隔离11的蚀刻选择比以形成底切的蚀刻状况，但并不以此为限。在一些实施例中，第一蚀刻制作工艺91也可视需要包括多个不同的蚀刻步骤，分别蚀刻掩模层13、主动区12或/及浅沟槽隔离11，用以形成底切结构20C。
然后，在半导体基底10上形成一个或一个以上的位线结构。举例来说，如图4至图6所示，在半导体基底10上形成一位线结构40。图4至图6仅绘示出一个位线结构40，但本发明并不限于形成一个位线结构40。在一些实施例中，可于半导体基底10上形成多个位线结构40。位线结构40部分设置于位线接触开口20中，且位线结构40与位线接触开口20对应的主动区12接触。位线结构40可包括于垂直方向D3上依序堆叠的一接触插塞41、一低电阻层42以及一盖层43。接触插塞41可包括含硅的导电材料例如多晶硅或非晶硅，低电阻层42可包括电阻率相对较低的材料例如铝(Al)、钨(W)、铜(Cu)、钛铝合金(TiAl)或其他适合的低电阻导电材料，而盖层43可包括绝缘材料例如氮化硅，但并不以此为限。此外，接触插塞41与低电阻层42之间也可视需要设置阻障层(未绘示)。阻障层的材料可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料。值得说明的是，在位线结构40形成之前，可于位线接触开口20的底切结构20C中形成一隔离结构30S，而隔离结构30S为一上窄下宽的结构。
更进一步说明，本实施例的隔离结构30S的制作方法可包括但并不限于下列步骤。首先，如图4所示，在半导体基底10上以及位线接触开口20中形成一绝缘层30，而绝缘层30填入位线接触开口20的底切结构20C中。绝缘层30可包括绝缘材料例如氮化硅、氮氧化硅或其他适合的绝缘材料。然后，如图4至图5所示，对绝缘层30进行一第二蚀刻制作工艺92，用以移除位于位线接触开口20之外的绝缘层30以及位于位线接触开口20中的部分的绝缘层30而于底切结构20C中形成隔离结构30S。值得说明的是，本实施例的第二蚀刻制作工艺92可为一各向异性(anisotropic)回蚀刻制作工艺，用以移除位于掩模层13上以及主动区12上的绝缘层30而保留位于底切结构20C中的绝缘层30，由此形成上窄下宽的隔离结构30S。换句话说，用以形成隔离结构30S的第二蚀刻制作工艺92于上述的位线结构40形成之前进行。
此外，如图6所示，在位线结构40形成之后，可于半导体基底10以及位线结构40上形成一间隙子层50。间隙子层50可共形地(conformally)形成在掩模层13上、隔离结构30S朝向位线结构40的侧表面上、位线结构40上以及位线接触开口20中的其他表面上。因此，间隙子层50部分形成于位线接触开口20中，且间隙子层50部分形成于隔离结构30S与位线结构40之间。换句话说，间隙子层50可填入隔离结构30S与位线结构40之间的空隙，而间隙子层50可包括绝缘材料例如氮化硅、氮氧化硅或其他适合的绝缘材料，但并不以此为限。
经由上述的制作方法，可形成如图6所示的半导体存储装置101。本实施例的半导体存储装置101包括半导体基底10、浅沟槽隔离11、位线接触开口20以及位线结构40。半导体基底10包括多个主动区12。浅沟槽隔离11设置于半导体基底10中，且浅沟槽隔离11设置于多个主动区12之间。位线接触开口20设置于多个主动区12中的其中一个以及浅沟槽隔离11中，且位线接触开口20的边缘具有底切结构20C。位线结构40部分设置于位线接触开口20中，且位线结构40与位线接触开口20对应的主动区12接触而形成电连接。此外，半导体存储装置101可还包括隔离结构30S设置于位线接触开口20的底切结构20C中，且隔离结构30S为一上窄下宽的结构。在一些实施例中，隔离结构30S的剖面形状可包括一上窄下宽的三角形、梯形或其他规则或不规则的上窄下宽的形状。此外，半导体存储装置101可还包括间隙子层50，间隙子层50部分设置于位线结构40上且部分设置于位线接触开口20中，而间隙子层50可部分设置于隔离结构30S与位线结构40之间，用以填入隔离结构30S与位线结构40之间的空隙。值得说明的是，由于位线接触开口20的底部宽度大于位线接触开口20的顶部宽度，故在主动区12之间的浅沟槽隔离11的宽度因存储单元的密度增加而缩小的状况下仍可确保于形成位线接触开口20时将所需移除的部分的主动区12清除干净，避免其他线路例如后续形成的存储节点接触(storage node contact)与其相邻的位线结构40通过残留而突起的部分的主动区12而发生短路现象。因此，本实施例的制作方法可提升位线接触开口20的制作工艺容许范围(process window)，并因此可提升半导体存储装置101的制作工艺良率。
请参阅图7与图8。图7与图8为本发明第二实施例的半导体存储装置102的制作方法示意图。如图7所示，与上述第一实施例不同的地方在于，在本实施例的用以形成位线接触开口20的第一蚀刻制作工艺91中，可通过调整第一蚀刻制作工艺91的制作工艺参数使得位线接触开口20的底切结构20C的底面(例如图7中所示的第一底面20B)于垂直方向D3上低于位线接触开口20对应的主动区12的顶面12T。此外，底切结构20C的侧面也可为一弧形面，但并不以此为限。因此，如图8所示，在半导体存储装置102中，隔离结构30S的底面(例如图8中所示的第二底面30B)于垂直方向D3上低于位线接触开口20对应的主动区12的顶面12T，而隔离结构30S的一侧面30L包括一弧形面。此外，填入隔离结构30S与位线结构40之间的间隙子层50的最底面也可于垂直方向D3上低于位线接触开口20对应的主动区12的顶面12T，但并不以此为限。
综上所述，在本发明的半导体存储装置以及其制作方法中，位线接触开口的边缘具有底切结构，而通过上窄下宽的位线接触开口可降低因为在形成位线接触开口时所产生的对位偏移而可能造成的短路问题，由此可增加位线接触开口的制作工艺容许范围并进而达到提升产品生产良率的效果。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (16)

1.一种半导体存储装置，包括：
半导体基底，包括多个主动区；
浅沟槽隔离，设置于该半导体基底中，其中该浅沟槽隔离设置于该多个主动区之间；
位线接触开口，设置于该多个主动区中的其中一个以及该浅沟槽隔离中，其中该位线接触开口的边缘具有一底切结构；以及
位线结构，部分设置于该位线接触开口中且与该位线接触开口对应的该主动区接触。
2.如权利要求1所述的半导体存储装置，其中该位线接触开口的底部宽度大于该位线接触开口的顶部宽度。
3.如权利要求1所述的半导体存储装置，还包括一隔离结构，设置于该位线接触开口的该底切结构中，其中该隔离结构为一上窄下宽的结构。
4.如权利要求3所述的半导体存储装置，还包括一间隙子层，部分设置于该位线结构上且部分设置于该位线接触开口中，其中该间隙子层部分设置于该隔离结构与该位线结构之间。
5.如权利要求3所述的半导体存储装置，其中该隔离结构的底面低于该位线接触开口对应的该主动区的顶面。
6.如权利要求3所述的半导体存储装置，其中该隔离结构的侧面包括一弧形面。
7.一种半导体存储装置的制作方法，包括：
提供一半导体基底，其中一浅沟槽隔离形成于该半导体基底中而定义出多个主动区；
进行一第一蚀刻制作工艺，用以于该半导体基底中形成一位线接触开口，其中该位线接触开口对应且暴露出该多个主动区中的其中一个，且该位线接触开口的边缘具有一底切结构；以及
在该半导体基底上形成一位线结构，其中该位线结构部分设置于该位线接触开口中且与该位线接触开口对应的该主动区接触。
8.如权利要求7所述的半导体存储装置的制作方法，其中该位线接触开口的底部宽度大于该位线接触开口的顶部宽度。
9.如权利要求7所述的半导体存储装置的制作方法，还包括：
在该位线接触开口的该底切结构中形成一隔离结构，其中该隔离结构为一上窄下宽的结构。
10.如权利要求9所述的半导体存储装置的制作方法，其中该隔离结构的制作方法包括：
在该半导体基底上以及该位线接触开口中形成一绝缘层，其中该绝缘层填入该位线接触开口的该底切结构中；以及
对该绝缘层进行一第二蚀刻制作工艺，用以移除位于该位线接触开口之外的该绝缘层以及位于该位线接触开口中的部分的该绝缘层而于该底切结构中形成该隔离结构。
11.如权利要求9所述的半导体存储装置的制作方法，其中该第二蚀刻制作工艺于该位线结构形成之前进行。
12.如权利要求9所述的半导体存储装置的制作方法，还包括：
在该半导体基底以及该位线结构上形成一间隙子层，其中该间隙子层部分形成于该位线接触开口中，且该间隙子层部分形成于该隔离结构与该位线结构之间。
13.如权利要求9所述的半导体存储装置的制作方法，其中该隔离结构的底面低于该位线接触开口对应的该主动区的顶面。
14.如权利要求9所述的半导体存储装置的制作方法，其中该隔离结构的侧面包括一弧形面。
15.如权利要求7所述的半导体存储装置的制作方法，其中该位线接触开口的该底切结构的底面低于该位线接触开口对应的该主动区的顶面。
16.如权利要求7所述的半导体存储装置的制作方法，其中该位线接触开口的该底切结构形成于该浅沟槽隔离中。
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