CN114944401A - 三维存储器及其制造方法、存储系统 - Google Patents

Abstract

本申请提供一种三维存储器及其制造方法，在台阶区的导电结构下方为牺牲层与绝缘层交替堆叠的绝缘结构，并不存在导电材料，则在形成接触孔时即使接触孔刻蚀穿通，也不会引起栅线短路的情况，降低了接触孔形成的难度，提高了三维存储器的性能。

Description

三维存储器及其制造方法、存储系统

技术领域

本发明涉及集成电路领域，尤其涉及一种三维存储器及其制造方法，存储系统。

背景技术

随着集成电路的发展，半导体存储器需要具有更高的集成密度。传统的二维及平面半导体存储器，受限制于半导体材料的性质，其存储密度已经达到临界点，并且产品的质量还十分依赖于掩膜工艺，因此，想要提高集成密度十分困难。

三维存储器由于其功耗低和集成密度高等优点，已经在电子产品中得到了越来越广泛的应用。在如3D NAND闪存的三维存储器中，存储阵列可包括核心区(Core)和台阶区(Staircase structure，SS)。台阶区用来提供将存储阵列的各层中的栅线层引出的接触部。在三维存储器的制造工艺中，在台阶区的各级台阶结构上刻蚀形成接触孔，然后采用导电材料填充接触孔，形成接触部，从而引出栅线层的电信号。

在实际生产过程中，由于三维存储器的台阶层数不断增多，每一台阶所形成的接触孔的深度差也不断增大，在接触孔刻蚀步骤中，由于深度差较大，在最深处(位于最下层且靠近衬底的台阶)接触孔刚好刻蚀到位时，最浅处(位于最上层且远离衬底的台阶)接触孔可能会发生刻蚀穿通(Punch Through)，进而引发短路。为了避免最浅处接触孔被过刻蚀(Over Etch)，通常分段刻蚀不同区域栅线层所对应的接触孔，这种方法需进行多道光刻、刻蚀步骤，成本与时间成本较高，严重影响了量产速率，且存储单元堆叠的层数越多，需进行的光刻、刻蚀工艺越多，物料成本也就越大。

因此，如何避免由于刻蚀穿通而引起的短路，成为目前亟需解决的技术问题。

发明内容

本发明所要解决的技术问题是，提供一种能够避免由于刻蚀穿通而引起短路的情况发生的三维存储器及其制造方法。

为了解决上述问题，本发明提供了一种三维存储器的制造方法，其包括：形成堆叠结构，所述堆叠结构包括叠置的绝缘层和牺牲层，所述堆叠结构还包括台阶区，所述台阶区包括沿第二方向排列的第一区域及第二区域，在所述第一区域设置多个台阶，且每一所述台阶沿所述第二方向延伸，在每个所述台阶处，所述牺牲层上表面作为台阶顶面；于所述台阶顶面形成过渡层，不同的所述台阶顶面的所述过渡层彼此绝缘；于所述台阶上方形成覆盖层；去除所述第二区域的牺牲层及所述第一区域朝向所述第二区域一侧的部分牺牲层，以暴露所述过渡层部分下表面；去除所述过渡层，以在每个所述台阶顶面与所述覆盖层之间形成空间；以及于所述空间内填充导电材料，以在每个所述台阶顶面形成导电结构。

在一实施例中，采用刻蚀工艺去除所述过渡层。

在一实施例中，所述刻蚀工艺对所述过渡层的刻蚀速率大于对所述牺牲层的刻蚀速率。

在一实施例中，所述过渡层为多晶硅层。

在一实施例中，所述于每个所述台阶的顶面形成过渡层的步骤进一步包括：于每个所述台阶的顶面及侧壁形成过渡材料层；去除每个所述台阶侧壁的所述过渡材料层，每个所述台阶顶面剩余的所述过渡材料层作为所述过渡层。

在一实施例中，去除所述过渡层，以在每个所述台阶顶面与所述覆盖层之间形成空间的步骤中，再所述过渡层远离所述第二区域的一侧，所述过渡层被部分保留，形成间隔结构。

在一实施例中，进一步包括如下步骤：于所述台阶区形成栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；经所述栅线缝隙去除所述第二区域的牺牲层、所述第一区域朝向所述第二区域一侧的部分牺牲层及所述过渡层。

在一实施例中，所述经所述栅线缝隙去除所述第二区域的牺牲层、所述第一区域朝向所述第二区域一侧的部分牺牲层及所述过渡层的步骤进一步包括：自所述栅线缝隙去除所述第二区域的牺牲层，形成沟槽；自所述沟槽去除所述第一区域朝向所述第二区域一侧的部分牺牲层，以暴露所述过渡层部分下表面；去除所述过渡层。

在一实施例中，还包括如下步骤：经所述栅线缝隙填充导电材料，以在所述台阶区第二区域形成导电层，在所述台阶区第一区域形成导电结构，所述导电层延伸至所述第一区域，并与部分所述导电结构电连接。

在一实施例中，进一步包括如下步骤：形成贯穿所述覆盖层至所述导电结构的接触孔；于所述接触孔填充导电材料形成导电的接触部。

在一实施例中，所述堆叠结构还包括核心区，所述台阶区与所述核心区沿第一方向排布，所述方法进一步包括如下步骤：于所述核心区形成栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；经所述栅线缝隙去除所述核心区的所述牺牲层；经所述栅线缝隙填充导电材料，以在所述核心区形成栅线。

本申请实施例还提供一种三维存储器，包括台阶区，所述台阶区包括沿第二方向排列的第一区域及第二区域；所述第一区域包括：第一堆叠结构，包括叠置的第一绝缘层和牺牲层，所述第一堆叠结构包括多个台阶，所述台阶沿所述第二方向延伸，所述牺牲层上表面作为台阶顶面；导电结构，设置在所述台阶顶面，不同的所述台阶顶面的所述导电结构彼此绝缘；覆盖层，覆盖所述台阶上方；接触部，贯穿所述覆盖层至所述导电结构，并具有导电性；所述第二区域包括：第二堆叠结构，包括叠置的第二绝缘层及导电层，所述导电层延伸至所述第一区域的设定位置，并与部分所述导电结构连接。

在一实施例中，还包括核心区，所述台阶区与所述核心区沿第一方向排列，所述核心区包括第三堆叠结构，所述第三堆叠结构包括叠置的第三绝缘层与栅线，所述栅线与所述导电层连接。

在一实施例中，所述第一绝缘层、所述第二绝缘层及第三绝缘层同层，所述牺牲层、所述栅线及所述导电层同层，在所述第一区域朝向所述第二区域的一侧，在所述第一堆叠结构堆叠的方向上，所述导电层与所述导电结构部分重叠。

在一实施例中，所述导电层与所述牺牲层连接。

在一实施例中，在所述第一堆叠结构堆叠的方向上，所述接触部与延伸至所述第一区域的导电层错位设置。

在一实施例中，所述导电层与所述导电结构重叠区域的长度为50～100nm。

在一实施例中，在所述台阶区，在所述第二区域远离所述第一区域的一侧设置有栅线缝隙结构。

在一实施例中，在所述核心区的两侧均设置有栅线缝隙结构。

在一实施例中，在所述台阶区，在所述第一区域远离所述第二区域的一侧，所述台阶顶面设置有间隔结构。

在一实施例中，所述三维存储器包括多个沿第二方向排布的存储块，每一所述存储块均包括所述第一区域及所述第二区域，且相邻的所述存储块的第一区域及第二区域以存储块交界为轴对称设置。

在一实施例中，当相邻的两个存储块台阶区的第一区域临近设置时，在台阶区，该相邻的两个存储块共用同一间隔结构。

在一实施例中，当相邻的两个存储块的第二区域临近设置时，在台阶区，该相邻的两个存储块共用同一栅线缝隙结构。

本申请还提供一种存储系统，其包括如上所述的三维存储器及控制器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

在本发明实施例中，导电结构仅位于台阶的顶面，其下方为牺牲层与绝缘层交替堆叠的绝缘结构，并不存在栅线或者导电层，则在后续形成接触孔时即使接触孔刻蚀穿通，也不会引起栅线短路的情况，降低了接触孔形成的难度，提高了三维存储器的性能。

附图说明

图1是现有的三维存储器台阶区的结构示意图；

图2是本发明一实施例提供的三维存储器制造方法的步骤示意图；

图3～图34是本发明一实施例提供的三维存储器的制造方法的部分步骤形成的半导体结构的局部示意图。

图35是本发明另一实施例提供的三维存储器的俯视结构示意图。

具体实施方式

如背景技术所述，三维存储器的台阶层数不断增多，每一台阶所形成的接触孔的深度差也不断增大。如图1所示，其为现有的三维存储器的台阶区的结构示意图，在最深处(位于最下层且靠近衬底的台阶)接触孔100A刚好刻蚀到位时，即接触孔100A刚好刻蚀到暴露出其对应的栅线110A，最浅处(位于最上层且远离衬底的台阶)接触孔100B可能会发生刻蚀穿通，即接触孔100B刻蚀穿通了其对应的栅线110B，甚至达到下一层栅线110C，则后续在接触孔内沉积导电材料形成接触部时，接触孔100B内形成的接触部会连通栅线110B及栅线110C，引发短路。

鉴于上述原因，本发明提供一种三维存储器及其制备方法。本发明三维存储器及其制备方法能够避免由于接触孔刻蚀穿通而引起短路的情况，大大提高了三维存储器的性能。

本发明三维存储器制造方法能够在台阶的顶面形成导电结构，每一导电结构下方均为堆叠设置的绝缘层与牺牲层，则在刻蚀形成接触孔时，即使接触孔刻蚀穿通，也不会引起如图1所示的栅线短路的情况，提高了三维存储器的性能。

下面结合附图对本发明提供的三维存储器及其制造方法的实施例做详细说明。

图2是本发明一实施例提供的三维存储器制造方法的步骤示意图，请参阅图2，所述三维存储器的制造方法包括：步骤S20，形成堆叠结构，所述堆叠结构包括叠置的绝缘层和牺牲层，所述堆叠结构还包括台阶区，所述台阶区包括沿第二方向排列的第一区域及第二区域，在所述第一区域设置多个台阶，且每一所述台阶沿所述第二方向延伸，在每个所述台阶处，所述牺牲层上表面作为台阶顶面；步骤S21，于所述台阶顶面形成过渡层，不同的所述台阶顶面的所述过渡层彼此绝缘；步骤S22，于所述台阶上方形成覆盖层；步骤S23，去除所述第二区域的牺牲层及所述第一区域朝向所述第二区域一侧的部分牺牲层，以暴露所述过渡层部分下表面；步骤S24，去除所述过渡层，以在每个所述台阶顶面与所述覆盖层之间形成空间；步骤S25，于所述空间内填充导电材料，以在每个所述台阶顶面形成导电结构。

图3～图34是本发明一实施例提供的三维存储器的制造方法的部分步骤形成的半导体结构的局部示意图。下面将结合图2～图34详细说明上述三维存储器的制造方法中各步骤的具体工艺。

请参阅步骤S20、图3、图4图5及图6，其中，图3为俯视图，图4包括沿图3中A-A线的截面示意图，图5沿图3中B-B线的截面示意图，图6为沿图3中C-C线的截面示意图，形成堆叠结构310，所述堆叠结构310包括叠置的绝缘层311和牺牲层312。

在本实施例中，所述堆叠结构310被划分为沿第一方向(如图3中X方向)排列的核心区AA及台阶区SS。所述核心区AA用来提供三维存储器的存储阵列，所述台阶区SS用来提供将存储阵列的各层中的栅线层引出的接触部。其中，所述台阶区SS可位于所述核心区AA的一侧，或者位于两个核心区AA之间。在本实施例中，以所述台阶区SS位于所述核心区AA的一侧为例进行说明。

进一步，在本实施例中，所述台阶区SS包括沿第二方向(如图3中Y方向)排列的第一区域SS1及第二区域SS2。在所述第一区域SS1设置多个台阶320，且每一所述台阶320沿所述第二方向(如图3中Y方向)延伸，多个所述台阶320沿第一方向(X方向)依次排列，在每个所述台阶320处，所述牺牲层312上表面作为台阶顶面。

本实施例提供一种形成所述堆叠结构310的方法。具体地说，所述方法包括如下步骤：

于衬底300上形成交替层叠的牺牲层312及绝缘层311。所述牺牲层312及绝缘层311交替层叠是指：在形成一层牺牲层312后，在该牺牲层312的表面形成一层绝缘层311，然后依次循环进行形成牺牲层312和位于牺牲层312上的绝缘层311的步骤。本实施例中，最低层为牺牲层312，即衬底300上设置牺牲层312，最顶层为绝缘层311。

其中，所述衬底300的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述衬底300的材料为单晶硅(Si)。所述绝缘层311的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层312的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述绝缘层311的材料为氧化硅，所述牺牲层312的材料为氮化硅，所述绝缘层311和所述牺牲层312采用化学气相沉积工艺形成。

在所述第一区域SS1(如图3、图5及图6所示)，对所述牺牲层312及绝缘层311进行图案化，形成台阶320，在每个所述台阶320处，所述牺牲层312上表面的至少一部分暴露。其中，可对所述牺牲层312及绝缘层311进行重复的刻蚀-修剪工艺，从而在所述第一区域SS1形成多个所述台阶320。在本实施例中，所述第二区域SS2并未进行图案化，即所述第二区域SS2并不包括台阶。

进一步，在本实施例中，每个台阶320仅包括一层，所述层由绝缘层311及其下方的牺牲层312组成，而在本发明其他实施例中，每个台阶320还可包括两个及以上层，最顶层的牺牲层上表面的至少一部分暴露，例如，在一些实施例中，所述台阶包括两个层，每个层由绝缘层及其下方的牺牲层组成，最顶层的牺牲层上表面的至少一部分暴露。可以理解的是，根据三维存储器的设计，不同的台阶所包括的层可相同，也可不同。

上述形成所述堆叠结构310的方法仅为本发明提供的一种示例，可以理解的是，也可采用其他已知的方法形成所述堆叠结构310，本发明对此并不进行限定。

请继续参阅步骤S21，于所述台阶顶面形成过渡层330，不同的所述台阶顶面的所述过渡层330彼此绝缘。其中，所述牺牲层312上表面即为所述台阶顶面，该步骤在所述牺牲层312上表面形成所述过渡层330，不同的所述台阶320顶面的所述过渡层330彼此绝缘。

具体地说，在本实施例中，形成所述过渡层330的方法包括如下步骤：

请参阅图7、图8、图9及图10，其中，图7为俯视图，图8为沿图7中A-A线的截面示意图，图9为沿图7中B-B线的截面示意图，图10为沿图7中C-C线的截面示意图，于每个所述台阶320的顶面及侧壁形成过渡材料层400。在该步骤中，所述过渡材料层400不仅覆盖每一所述台阶320暴露的牺牲层312的上表面，还覆盖每一所述台阶320的侧壁。所述台阶320的侧壁包括每个台阶侧面暴露的绝缘层311及牺牲层312的侧壁。在本实施例中，受到半导体工艺限制，所述过渡层材料400不仅覆盖所述台阶区的第一区域SS1，还覆盖所述台阶区的第二区域SS2及所述核心区AA。在其他实施例中，所述过渡层材料400也可以仅覆盖所述台阶区的第一区域SS1。

在本发明一些实施例中，可通过一种或多种沉积工艺在每个台阶320的顶面和侧壁形成过渡材料层400，该工艺包括但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合。例如，可以通过原子层沉积工艺形成过渡材料层400。

请参阅图11、图12、图13及图14，其中，图11为俯视图，图12为沿图11中A-A线的截面示意图，图13为沿图11中B-B线的截面示意图，图14为沿图11中C-C线的截面示意图，去除所述过渡材料层400，每个所述台阶320顶面的过渡材料层被保留，作为所述过渡层330。在该步骤中，去除述过渡材料层400后，相邻的台阶320顶面的所述过渡材料层400被截断，彼此分开，形成彼此不连接的过渡层330。不同的所述台阶330顶面的所述过渡层330彼此绝缘，以避免后续发生短路的情况。

在该步骤之后，所过渡层330与所述台阶320的侧壁之间具有空隙。并且，在本实施例中，所述过渡层330朝向所述第二区域SS2的一侧与第二区域SS2的绝缘层311之间具有间隔。

在一些实施例中，在去除每个所述台阶320侧壁的所述过渡材料层400时，受到去除方式的影响，位于所述台阶320顶面的过渡材料层400可能也会被减薄，则最终形成的台阶320顶面的过渡层330的厚度可能小于台阶320顶面的过渡材料层400的厚度。

在一些实施例中，去除每个所述台阶320侧壁的所述过渡材料层400的方法包括但不限于干法刻蚀或者湿法刻蚀。

请参阅步骤S22及图15、图16、图17、图18，其中，图15为俯视图，图16为沿图15中A-A线的截面示意图，图17为沿图15中B-B线的截面示意图，图18为沿图15中C-C线的截面示意图，于所述台阶320上方形成覆盖层340。

所述覆盖层340不仅覆盖所述台阶320顶面的过渡层330，还填充所述过渡层330与台阶320侧壁之间的空隙。在本实施例中，所述覆盖层340不仅覆盖所述台阶区SS，还覆盖所述核心区AA。在另一些实施例中，所述覆盖层340也可覆盖所述台阶区SS及部分所述核心区AA，或者仅覆盖所述台阶区SS。

在一些实施例中，可通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合形成所述覆盖层340。例如，在本实施例中，采用化学气相沉积形成所述覆盖层340。

在一些实施例中，所述覆盖层340的材料可为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种。例如，在本实施例中，所述覆盖层340的材料为氧化硅。

请参阅步骤S23，去除所述第二区域SS2的牺牲层及所述第一区域SS1朝向所述第二区域SS2一侧的部分牺牲层312，以暴露所述过渡层330部分下表面。

在本实施例中，请参阅图19，其为俯视示意图，形成栅线缝隙360，所述栅线缝隙360贯穿所述堆叠结构310。在图19中，所述台阶320被覆盖层340遮挡，因此，采用虚线绘示所述台阶320。

在本实施例中，在所述台阶区SS及所述核心区AA均形成栅线缝隙360，在所述台阶区SS，所述栅线缝隙360设置在所述第二区域SS2远离所述第一区域SS1的一侧，在所述第一区域SS1的侧面并未设置所述栅线缝隙。在一些实施例中，位于所述第二区域SS2的栅线缝隙与位于所述核心区AA的栅线缝隙连通，即两者为同一栅线缝隙。

所述制造方法包括：请参阅图20、图21及图22，图20是沿图19中A-A线的截面示意图，图21是沿图19中B-B线的截面示意图，图22是沿图19中C-C线的截面示意图，在所述核心区AA，经位于所述核心区AA的所述栅线缝隙360去除所述牺牲层312，形成第一沟槽460，在所述台阶区SS，经位于所述台阶区SS的栅线缝隙360去除所述第二区域的牺牲层312，形成第二沟槽470；自所述第二沟槽470去除所述第一区域SS1临近所述第二区域SS2一侧的部分牺牲层312，以暴露所述过渡层330部分下表面，即所述过渡层330下方的部分牺牲层312被去除，所述过渡层330下方的另一部分牺牲层312被保留。

请参阅步骤S24，去除所述过渡层330(绘示于图21)，以在每个所述台阶320顶面与所述覆盖层340之间形成空间350。即所述牺牲层312与所述覆盖层340之间形成所述空间350。

其中，所述过渡层330的材料与所述牺牲层312的材料不同，则在执行去除所述过渡层330的工艺时，可利用刻蚀物质对过渡层330的刻蚀速率大于对牺牲层312的刻蚀速率而选择性地去除所述过渡层330，保留所述牺牲层312。例如，在本实施例中，所述过渡层330为多晶硅层，所述牺牲层312为氮化硅层，则在后续去除所述过渡层330时，可选择对多晶硅刻蚀速率大于对氮化硅刻蚀速率的刻蚀物质，从而在去除过渡层330时避免牺牲层312被去除。

具体地说，请参阅图23、图24、图25、图26，其中，图23为俯视图，图24为沿图23中A-A线的截面示意图，图25为沿图23中B-B线的截面示意图，图26为沿图23中C-C线的截面示意图。经去除所述牺牲层312后形成的空隙去除所述过渡层330，形成所述空间350。在执行工艺操作时，可控制所述过渡层330下方的牺牲层312的去除量，以避免所述牺牲层312被去除过多而造成后续形成的接触部与其他层电连接。

在一些实施例中，在所述过渡层330远离所述第二区域SS2的一侧，所述过渡层330被部分保留，形成间隔结构313。也就是说，所述过渡层330并未被完全去除，剩余的部分形成所述间隔结构313。所述间隔结构313可用于作为相邻存储块的分隔结构。

在本发明实施例中，在所述台阶区的第一区域SS1，所述过渡层330下方的牺牲层312被部分去除，以进一步利用所述第二区域SS2侧的所述栅线缝隙360去除所述过渡层330，而所述过渡层330下方的另一部分牺牲层312不需要去除，因此，在所述台阶区SS，可仅在所述第二区域SS2的侧面设置栅线缝隙360，在所述第一区域SS1的侧面不设置栅线缝隙，大大简化了工艺，节约了成本，且也能够进一步避免由于栅线缝隙的存在而引起台阶区坍塌的情况发生。

请参阅步骤S24，于所述空间350内填充导电材料，以在每个所述台阶320顶面形成导电结构370。

在该步骤中，可利用所述栅线缝隙作为窗口，沉积导电材料，形成所述导电结构370。进一步，在该步骤中，在所述核心区AA及所述台阶区的第二区域SS2，去除牺牲层后形成的空间内也被填充导电材料。具体地说，请参阅图27、图28、图29及图30，其中，图28为沿图27中A-A线所示位置的截面示意图，图29为沿图27中B-B线所示位置的截面示意图，图30为沿图27中C-C线所示位置的截面示意图，在所述核心区AA填充导电材料形成栅线380，在所述台阶区的第二区域SS2填充导电材料形成导电层390，所述导电层390延伸至所述第一区域的导电结构370下方，并与部分所述导电结构370连接，使得所述导电结构370通过所述导电层390与所述栅线380电连接。

在该步骤形成的半导体结构，导电结构370仅位于台阶320的顶面，其下方为牺牲层312与绝缘层311交替堆叠的绝缘结构，并不存在栅线或者导电层，则在后续形成接触孔时即使接触孔刻蚀穿通，也不会引起如图1所示的栅线短路的情况，降低了接触孔形成的难度，提高了三维存储器的性能。

进一步，在本发明一些实施例中，所述三维存储器的制造方法还包括如下步骤：

请参阅图31、图32、图33及图34，其中，图31为俯视图，图32为沿图31中A-A线所示位置的截面示意图，图33为沿图31中B-B线所示位置的截面示意图，图34为沿图31中C-C线所示位置的截面示意图，形成贯穿所述覆盖层340至所述导电结构370的接触孔(附图中未绘示)，在一些实施例中，可先通过光刻和刻蚀工艺形成所述接触孔；于所述接触孔填充导电材料形成导电接触部410，例如，在接触孔中填充诸如氮化钛、钨合金等的导电材料以形成接触部410。所述接触部410与相应层的导电结构370形成电连接，而导电结构370又与栅线380形成电连接，从而将栅线380电流引出。在所述第一堆叠结构440堆叠的方向上，所述接触部410与延伸至所述第一区域SS1的导电层390错位设置，即所述接触部410的下方不存在所述导电层390，使得在所述接触部410贯穿所述导电结构370的情况下，所述接触部410也不会与导电层390电连接。

所述接触孔需要延伸至相应层的导电结构370的顶表面，以使得接触部410能够与相应层的导电结构370电连接。即使在形成接触孔过程中发生刻蚀穿通，使得在接触410中形成的接触部410延伸至导电结构370内甚至贯穿导电结构370延伸至下方的绝缘层或者牺牲层内，所述接触部410也仅会与相应层的导电结构370电连接，并不会与其他层的导电结构370或者导电层390或者栅线380电连接，有效地避免不同层之间的栅线电连接，大大提高了存储器的稳定性。在本发明一些实施例中，在台阶区第一区域SS1，由于部分所述牺牲层312并未被去除，则所述台阶区塌陷的风险降低，则在后续步骤中，可不必形成用于支撑台阶区的伪沟道，进一步简化了工艺。

本发明一些实施例还提供了采用上述制造方法形成的三维存储器。请参阅图3～图34，所述三维存储器包括台阶区SS，所述台阶区SS包括沿第二方向(如图3中的X方向)排列的第一区域SS1及第二区域SS2。

所述第一区域SS1包括第一堆叠结构430、导电结构370、覆盖层340及接触部410。

所述第一堆叠结构430包括叠置的第一绝缘层(如图5所示的绝缘层311)和牺牲层312。所述第一堆叠结构430包括多个台阶320，所述台阶320沿所述第二方向(如图3中Y方向)延伸，所述牺牲层312上表面作为台阶顶面。进一步，在本实施例中，每个台阶320仅包括一层，所述层由绝缘层311及其下方的牺牲层312组成，而在本发明其他实施例中，每个台阶320还可包括两个及以上层，最顶层的牺牲层上表面的至少一部分暴露，例如，在一些实施例中，所述台阶包括两个层，每个层由绝缘层及其下方的牺牲层组成，最顶层的牺牲层上表面的至少一部分暴露。可以理解的是，根据三维存储器的设计，不同的台阶所包括的层可相同，也可不同。

所述牺牲层312上表面作为所述台阶320的顶面，所述导电结构370设置在所述牺牲层312上表面，即所述导电结构370形成在所述台阶320的顶面。不同的所述台阶320顶面的所述导电结构370彼此绝缘，以避免发生短路。进一步，在本实施例中，所述导电结构370与所述台阶320的侧壁之间具有空隙。

所述覆盖层340覆盖所述台阶320上方。其中，所述覆盖层340不仅覆盖所述导电结构370，还填充所述导电结构370与所述台阶320侧壁之间的空隙。

所述接触部410贯穿所述覆盖层340至所述导电结构370，并具有导电性。所述接触部410与所述导电结构370能够电连接。

在所述三维存储器中，导电结构370仅位于台阶320的顶面，其下方为牺牲层312与第一绝缘层交替堆叠的绝缘结构，并不存在其他导电件(例如，栅线或者导电层)，则即使接触部410延伸至导电结构370内甚至贯穿导电结构370延伸至下方的第一绝缘层或者牺牲层内，所述接触部410也仅会与相应层的导电结构370电连接，并不会与其他层的导电结构370电连接，有效地避免不同层之间的栅线电连接，大大提高了存储器的稳定性。

所述第二区域SS2包括第二堆叠结构450。所述第二堆叠结构450包括叠置的第二绝缘层(如图4所示的绝缘层311)及导电层390，所述导电层390延伸至所述第一区域SS1的设定位置，并与部分所述导电结构370连接。即所述所述导电层390与所述导电结构370部分重叠。在一些实施例中，所述导电层390与所述导电结构370重叠区域(如图34中箭头D所指示区域)的长度为50～100nm，既能够使所述导电层与所述导电结构370具有良好的接触也能够避免所述导电结构370坍塌。

进一步，所述三维存储器还包括核心区AA，所述台阶区SS与所述核心区AA沿第一方向(如图3所示X方向)排列，所述核心区AA包括第三堆叠结构440，所述第三堆叠结构440包括叠置的第三绝缘层(如图4所示的绝缘层311)与栅线380，，所述栅线380与所述导电层390连接。

其中，所述第一绝缘层、所述第三绝缘层及第二绝缘层同层，所述牺牲层312、所述栅线380及所述导电层390同层，在所述第一区域SS1临近所述第二区域SS2的一侧，所述导电层390延伸至所述第一区域SS1的设定位置，并与部分所述导电结构370连接，使得所述栅线380通过所述导电层390与所述导电结构370电连接。进一步，在所述第一堆叠结构430堆叠的方向上，所述接触部410与延伸至所述第一区域SS1的导电层390错位设置，使得在所述接触部410贯穿所述导电结构370的情况下，所述接触部410也不会与导电层390电连接。

进一步，在所述台阶区SS，在所述第二区域SS2远离所述第一区域SS1的一侧设置有栅线缝隙360，在所述第一区域SS1的侧面并未设置所述栅线缝隙，在所述栅线缝隙360可沉积隔离层和导电材料，形成栅线缝隙结构(附图中未绘示)，即在所述台阶区SS，在所述第二区域SS2远离所述第一区域SS1的一侧设置有栅线缝隙结构。

在本实施例中，在所述台阶区的第二区域SS1远离所述第一区域SS1的一侧及所述核心区AA均设置有栅线缝隙360，所述栅线缝隙360内形成栅线缝隙结构。在一些实施例中，位于所述第二区域SS2的栅线缝隙与位于所述核心区AA的栅线缝隙连通，即两者为同一栅线缝隙。

所述栅线缝隙结构可作为三维存储器的阵列共源极，该阵列共源极与衬底中的源极区相连。在进行擦除操作时，通过向被选择的存储晶体管施加操作电压，使得被选择的存储晶体管的沟道层的电势大于其栅极的电势，在该沟道层的电势与该栅极的电势差的作用下，驱使被选择的存储晶体管的电荷存储层中的电子向沟道层运动。同时，空穴在电压作用下从阵列共源极注入沟道层中。注入沟道层中的空穴与从电荷存储层注入沟道层的电子复合，实现对于被选择的存储晶体管的数据擦除。

进一步，在所述台阶区SS，在所述第一区域SS1远离所述第二区域SS2的一侧，在所述台阶顶面上设置有间隔结构313，所述间隔结构313可用于作为相邻存储块的分隔结构。

本发明实施例提供的三维存储器，即使接触部410延伸至导电结构370内甚至贯穿导电结构370延伸至下方的绝缘层或者牺牲层内，也不会与其他层的导电结构370、导电层390及栅线380电连接，有效地避免不同层之间的栅线电连接，大大提高了存储器的稳定性。

在一实施例中，所述三维存储器包括多个沿第二方向排布的存储块，每一所述存储块的台阶区均包括所述第一区域及所述第二区域，且相邻的所述存储块的第一区域及第二区域以存储块交界为轴对称设置。

具体地说，如图35所示，其为本申请三维存储器另一俯视结构示意图，所述三维存储器包括多个沿第二方向(如图中Y方向)排布的存储块。在图35中示意性地绘示三个存储块，分别为第一存储块50、第二存储块51及第三存储块52。所述第一存储块50的台阶区SS包括第一区域SS10及第二区域SS20，所述第二存储块51的台阶区包括第一区域SS11及第二区域SS21，所述第三存储块52的台阶区SS包括第一区域SS12及第二区域SS22。

在本实施例中，所述第一存储块50台阶区的第二区域SS20与所述第二存储块51台阶区的第二区域SS21临近设置，所述第一存储块50台阶区的第一区域SS10与所述第二存储块51台阶区的第一区域SS11分别设置在所述第一存储块50及第二存储块51的两侧；所述第二存储块51台阶区的第一区域SS11与所述第三存储块52台阶区的第一区域SS12临近设置，所述第二存储块51台阶区的第二区域SS21与所述第三存储块52台阶区的第二区域SS22分别设置在所述第二存储块51及第三存储块52的两侧。

其中，相邻的第一存储块50与第二存储块51以交界线E为对称轴对称设置，即所述第一存储块50台阶区的第一区域SS10与所述第二存储块51台阶区的第一区域SS11以所述交界线E为对称轴对称设置，所述第一存储块50台阶区的第二区域SS20与所述第二存储块51台阶区的第二区域SS21以所述交界线E为对称轴对称设置。相邻的第二存储块51与第三存储块52以交界线F为对称轴对称设置，即所述第二存储块51台阶区的第一区域SS11与所述第三存储块52台阶区的第一区域SS12以所述交界线F为对称轴对称设置，所述第二存储块51台阶区的第二区域SS21与所述第三存储块53台阶区的第二区域SS22以所述交界线F为对称轴对称设置。

在一些实施例中，当相邻的两个存储块台阶区的第二区域临近设置时，在台阶区，该相邻的两个存储块共用同一栅线缝隙结构。具体地说，在本实施例中，所述第一存储块50台阶区的第二区域SS20与所述第二存储块51台阶区的第二区域SS21临近设置，则所述第二区域SS20与所述第二区域SS21共用同一栅线缝隙结构，则在上述制备方法中，也通过同一栅线缝隙360去除所述第二区域SS20与所述第二区域SS21的牺牲层。

在一些实施例中，当相邻的两个存储块台阶区的第一区域临近设置时，在台阶区，该相邻的两个存储块共用同一间隔结构。具体地说，在本实施例中，所述第二存储块51台阶区的第一区域SS11与所述第三存储块52台阶区的第一区域SS12临近设置，则所述第二存储块51与所述第三存储块52共用同一所述间隔结构313，所述间隔结构313能够作为所述第二存储块51与所述第三存储块52台阶区的分隔。

进一步，在一些实施例中，相邻的存储块的核心区在其相邻侧也共用同一栅线缝隙结构，也就是说，对于三维存储器而言，在台阶区，其可利用栅线缝隙结构及间隔结构来区分不同的存储块，在核心区可利用栅线缝隙结构来区分不同的存储块。

可以理解的是，所述交界线E及所述交界线F仅为辅助说明之用，在半导体实际工艺中，可能并不存在所述交界线E及所述交界线F。

由于所述制造方法涉及的内容和结构可完全或部分地适用于三维存储器，因此与其相关或相似的内容在此不再赘述。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (24)

1.一种三维存储器的制造方法，其特征在于，包括：

形成堆叠结构，所述堆叠结构包括叠置的绝缘层和牺牲层，所述堆叠结构还包括台阶区，所述台阶区包括沿第二方向排列的第一区域及第二区域，在所述第一区域设置多个台阶，且每一所述台阶沿所述第二方向延伸，在每个所述台阶处，所述牺牲层上表面作为台阶顶面；

于所述台阶顶面形成过渡层，不同的所述台阶顶面的所述过渡层彼此绝缘；

于所述台阶上方形成覆盖层；

去除所述第二区域的牺牲层及所述第一区域朝向所述第二区域一侧的部分牺牲层，以暴露所述过渡层部分下表面；

去除所述过渡层，以在每个所述台阶顶面与所述覆盖层之间形成空间；以及

于所述空间内填充导电材料，以在每个所述台阶顶面形成导电结构。

2.根据权利要求1所述的三维存储器的制造方法，其特征在于，采用刻蚀工艺去除所述过渡层。

3.根据权利要求2所述的三维存储器的制造方法，其特征在于，所述刻蚀工艺对所述过渡层的刻蚀速率大于对所述牺牲层的刻蚀速率。

4.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述过渡层为多晶硅层。

5.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述于每个所述台阶的顶面形成过渡层的步骤进一步包括：

于每个所述台阶的顶面及侧壁形成过渡材料层；

去除每个所述台阶侧壁的所述过渡材料层，每个所述台阶顶面剩余的所述过渡材料层作为所述过渡层。

6.根据权利要求1所述的三维存储器的制造方法，其特征在于，去除所述过渡层，以在每个所述台阶顶面与所述覆盖层之间形成空间的步骤中，在所述过渡层远离所述第二区域的一侧，所述过渡层被部分保留，形成间隔结构。

7.根据权利要求1所述的三维存储器的制造方法，其特征在于，进一步包括如下步骤：

于所述台阶区形成栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；

经所述栅线缝隙去除所述第二区域的牺牲层、所述第一区域朝向所述第二区域一侧的部分牺牲层及所述过渡层。

8.根据权利要求7所述的三维存储器的制造方法，其特征在于，所述经所述栅线缝隙去除所述第二区域的牺牲层、所述第一区域朝向所述第二区域一侧的部分牺牲层及所述过渡层的步骤进一步包括：

自所述栅线缝隙去除所述第二区域的牺牲层，形成沟槽；

自所述沟槽去除所述第一区域朝向所述第二区域一侧的部分牺牲层，以暴露所述过渡层部分下表面；

去除所述过渡层。

9.根据权利要求8所述的三维存储器的制造方法，其特征在于，还包括如下步骤：

经所述栅线缝隙填充导电材料，以在所述台阶区第二区域形成导电层，在所述台阶区第一区域形成导电结构，所述导电层延伸至所述第一区域，并与部分所述导电结构电连接。

10.根据权利要求9所述的三维存储器的制造方法，其特征在于，进一步包括如下步骤：

形成贯穿所述覆盖层至所述导电结构的接触孔；

于所述接触孔填充导电材料形成导电的接触部。

11.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述堆叠结构还包括核心区，所述台阶区与所述核心区沿第一方向排布，所述方法进一步包括如下步骤：

于所述核心区形成栅线缝隙，所述栅线缝隙贯穿所述堆叠结构；

经所述栅线缝隙去除所述核心区的所述牺牲层；

经所述栅线缝隙填充导电材料，以在所述核心区形成栅线。

12.一种三维存储器，包括台阶区，其特征在于，所述台阶区包括沿第二方向排列的第一区域及第二区域；

所述第一区域包括：

第一堆叠结构，包括叠置的第一绝缘层和牺牲层，所述第一堆叠结构包括多个台阶，所述台阶沿所述第二方向延伸，所述牺牲层上表面作为台阶顶面；

导电结构，设置在所述台阶顶面，不同的所述台阶顶面的所述导电结构彼此绝缘；

覆盖层，覆盖所述台阶上方；

接触部，贯穿所述覆盖层至所述导电结构，并具有导电性；

所述第二区域包括：

第二堆叠结构，包括叠置的第二绝缘层及导电层，所述导电层延伸至所述第一区域的设定位置，并与对应的所述导电结构连接。

13.根据权利要求12所述的三维存储器，其特征在于，还包括核心区，所述台阶区与所述核心区沿第一方向排列，所述核心区包括第三堆叠结构，所述第三堆叠结构包括叠置的第三绝缘层与栅线，所述栅线与所述导电层连接。

14.根据权利要求13所述的三维存储器，其特征在于，所述第一绝缘层、所述第二绝缘层及第三绝缘层同层，所述牺牲层、所述栅线及所述导电层同层，在所述第一区域朝向所述第二区域的一侧，在所述第一堆叠结构堆叠的方向上，所述导电层与所述导电结构部分重叠。

15.根据权利要求14所述的三维存储器，其特征在于，所述导电层与所述牺牲层连接。

16.根据权利要求14所述的三维存储器，其特征在于，在所述第一堆叠结构堆叠的方向上，所述接触部与延伸至所述第一区域的导电层错位设置。

17.根据权利要求14所述的三维存储器，其特征在于，所述导电层与所述导电结构重叠区域的长度为50～100nm。

18.根据权利要求12所述的三维存储器，其特征在于，在所述台阶区，在所述第二区域远离所述第一区域的一侧设置有栅线缝隙结构。

19.根据权利要求18所述的三维存储器，其特征在于，在所述核心区的两侧均设置有栅线缝隙结构。

20.根据权利要求12所述的三维存储器，其特征在于，在所述台阶区，在所述第一区域远离所述第二区域的一侧，在所述台阶顶面上设置有间隔结构。

21.根据权利要求20所述的三维存储器，其特征在于，所述三维存储器包括多个沿第二方向排布的存储块，每一所述存储块台阶区均包括所述第一区域及所述第二区域，且相邻的所述存储块台阶区的第一区域及第二区域以存储块交界为轴对称设置。

22.根据权利要求21所述的三维存储器，其特征在于，当相邻的两个存储块台阶区的第一区域临近设置时，在台阶区，该相邻的两个存储块共用同一间隔结构。

23.根据权利要求21所述的三维存储器，其特征在于，当相邻的两个存储块台阶区的第二区域临近设置时，在台阶区，该相邻的两个存储块共用同一栅线缝隙结构。

24.一种存储系统，其特征在于，包括如权利要求11～23中任一项所述的三维存储器及控制器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

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