JP7215878B2 - 半導体ウェハの製造方法および半導体装置 - Google Patents
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Description
図1を参照して、本実施の形態に係る半導体ウェハの製造方法および半導体装置について説明する。本実施の形態に係る半導体ウェハ10の表面(回路面)にはトレンチ型容量が形成されている。半導体ウェハ10にはトレンチ型容量だけでなく他の回路素子も含めて形成される場合があるが、本実施の形態では半導体ウェハ10の表面全体にトレンチ型容量のみを形成する場合を例示して説明する。
図3(a)を参照して、本実施の形態について説明する。図3(a)に示すように、本実施の形態に係る半導体ウェハ10Aはユニットセル12Aを敷き詰めて形成されたトレンチ型容量を含んでいる。
図3(b)を参照して本実施の形態に係る半導体ウェハ10Bについて説明する。半導体ウェハ10Bも矩形形状のユニットセル12Bを備えているが、本実施の形態は長方形形状の場合の例である。半導体ウェハ10Bに係るトレンチ型容量は、ユニットセル12Bを半導体ウェハ10Bの表面に敷き詰めて形成されている。
図4を参照して、本実施の形態に係る半導体ウェハの製造方法および半導体装置について説明する。本実施の形態に係るトレンチ型容量は、正六角形のユニットセル12Cがその方向を変えつつ敷き詰めて配置されている。
図5(a)を参照して、本実施の形態に係る半導体ウェハの製造方法および半導体装置について説明する。図5(a)に示すように、本実施の形態に係る半導体ウェハ10Dには、グループユニットセル12Dgが敷き詰められて構成されたトレンチ型容量が形成されている。
図5(b)を参照して、本実施の形態に係る半導体ウェハの製造方法および半導体装置について説明する。図5(b)に示すように、本実施の形態に係る半導体ウェハ10Eには、グループユニットセル12Egが敷き詰められて構成されたトレンチ型容量が形成されている。
12、12A、12B、12C、12D、12E ユニットセル
12Cg、12Dg、12Eg グループユニットセル
14 トレンチ
14a 外側トレンチ
14b 中間トレンチ
14c 内側トレンチ
16 スリット
18 ノッチ
20 表面
30 トレンチ型容量
32 半導体基板
34 不純物拡散ポリシリコン
36 拡散層
38 絶縁膜
40 溝、42 側壁、50 MOS型容量、52 半導体基板、54 不純物拡散ポリシリコン、56 拡散層、58 絶縁膜
Claims (8)
- 半導体ウェハの主面内に複数のトレンチ型容量を形成する工程を含む半導体ウェハの製造方法であって、
前記複数のトレンチ型容量を内部に含むユニットセルで構成し、かつ前記複数のトレンチ型容量のトレンチのレイアウトパターンの、所定の方向の長さの成分と前記所定の方向に交差する方向の長さの成分とが等方的であり、
前記ユニットセルのレイアウトパターンにおけるトレンチのレイアウトパターンは、前記トレンチの長さを予め定められた上限値以内に収めるためのスリットを含み、
前記ユニットセルのレイアウトパターンにおけるトレンチのレイアウトパターンは、3つの異なる方向の線分を含む複数の線分が接続された単位パターンを組み合わせて構成する
半導体ウェハの製造方法。 - 前記ユニットセルのトレンチのレイアウトパターンの、所定の方向の長さの成分と前記所定の方向に交差する方向の長さの成分とを一定の許容範囲内にて等しくさせることによって前記複数のトレンチ型容量のトレンチのレイアウトパターンの、所定の方向の長さの成分と前記所定の方向に交差する方向の長さの成分とが等方的である
請求項1に記載の半導体ウェハの製造方法。 - 前記ユニットセルのトレンチのレイアウトパターンの、所定の方向の長さの成分と前記所定の方向に交差する方向の長さの成分とを異ならせ、
前記複数のユニットセルの各々を相互に回転させて配置させることにより、前記複数のトレンチ型容量のトレンチのレイアウトパターンの、所定の方向の長さの成分と前記所定の方向に交差する方向の長さの成分とが等方的である
請求項1又は請求項2に記載の半導体ウェハの製造方法。 - 前記ユニットセルの外形形状を正六角形とし、前記ユニットセルを平面内に隙間なく配置させる
請求項1から請求項3のいずれか1項に記載の半導体ウェハの製造方法。 - 前記複数のユニットセルの各々のトレンチのレイアウトパターンを相互に独立させる
請求項1から請求項4のいずれか1項に記載の半導体ウェハの製造方法。 - 前記複数のユニットセルの各々のトレンチのレイアウトパターンを相互に接させる
請求項1から請求項4のいずれか1項に記載の半導体ウェハの製造方法。 - 前記ユニットセルの各々は複数のトレンチ型容量を含む
請求項1から請求項6のいずれか1項に記載の半導体ウェハの製造方法。 - トレンチ型容量が形成された半導体装置であって、
前記トレンチ型容量のトレンチのレイアウトパターンの、所定の方向の長さの成分と前記所定の方向に交差する方向の長さの成分とが等方的であり、
複数の前記トレンチ型容量を内部に含むユニットセルのレイアウトパターンにおけるトレンチのレイアウトパターンは、前記トレンチの長さを予め定められた上限値以内に収めるためのスリットを含み、
前記ユニットセルのレイアウトパターンにおけるトレンチのレイアウトパターンは、3つの異なる方向の線分を含む複数の線分が接続された単位パターンを組み合わせて構成する
半導体装置。
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US20230307389A1 (en) * | 2022-03-22 | 2023-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Deep trench capacitor (dtc) region in semiconductor package |
EP4283692A1 (en) * | 2022-05-27 | 2023-11-29 | Melexis Technologies NV | Trench capacitor with reduced mechanical stress |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205439A (ja) | 2007-02-16 | 2008-09-04 | Power Integrations Inc | チェッカーボード型高電圧垂直トランジスタレイアウト |
JP2010519747A (ja) | 2007-02-20 | 2010-06-03 | フラウンホーファー・ゲゼルシャフト・ツール・フェルデルング・デア・アンゲヴァンテン・フォルシュング・エー・ファウ | トレンチコンデンサを備えた半導体装置とその製造方法 |
US20130161792A1 (en) | 2011-12-27 | 2013-06-27 | Maxim Integrated Products, Inc. | Semiconductor device having trench capacitor structure integrated therein |
JP2018022787A (ja) | 2016-08-04 | 2018-02-08 | 日産自動車株式会社 | 半導体コンデンサの製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3238529B2 (ja) * | 1993-05-28 | 2001-12-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
ITTO20011038A1 (it) * | 2001-10-30 | 2003-04-30 | St Microelectronics Srl | Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el |
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JP2004335568A (ja) * | 2003-05-01 | 2004-11-25 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
US6853024B1 (en) * | 2003-10-03 | 2005-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned MIM capacitor process for embedded DRAM |
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KR100885922B1 (ko) * | 2007-06-13 | 2009-02-26 | 삼성전자주식회사 | 반도체 소자 및 그 반도체 소자 형성방법 |
US7767537B2 (en) * | 2007-10-17 | 2010-08-03 | International Business Machines Corporation | Simplified method of fabricating isolated and merged trench capacitors |
WO2010038174A1 (en) * | 2008-09-30 | 2010-04-08 | Nxp B.V. | Robust high aspect ratio semiconductor device |
US20100155801A1 (en) * | 2008-12-22 | 2010-06-24 | Doyle Brian S | Integrated circuit, 1T-1C embedded memory cell containing same, and method of manufacturing 1T-1C memory cell for embedded memory application |
US8492260B2 (en) * | 2010-08-30 | 2013-07-23 | Semionductor Components Industries, LLC | Processes of forming an electronic device including a feature in a trench |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205439A (ja) | 2007-02-16 | 2008-09-04 | Power Integrations Inc | チェッカーボード型高電圧垂直トランジスタレイアウト |
JP2010519747A (ja) | 2007-02-20 | 2010-06-03 | フラウンホーファー・ゲゼルシャフト・ツール・フェルデルング・デア・アンゲヴァンテン・フォルシュング・エー・ファウ | トレンチコンデンサを備えた半導体装置とその製造方法 |
US20130161792A1 (en) | 2011-12-27 | 2013-06-27 | Maxim Integrated Products, Inc. | Semiconductor device having trench capacitor structure integrated therein |
JP2018022787A (ja) | 2016-08-04 | 2018-02-08 | 日産自動車株式会社 | 半導体コンデンサの製造方法 |
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