CN111129302A - 半导体晶圆的制造方法以及半导体装置 - Google Patents
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Abstract
本发明提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置。包含在半导体晶圆10的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法利用在内部包含单位沟槽型电容的晶胞12构成多个沟槽型电容的各个，并且使多个沟槽型电容的沟槽14的布局图案的、规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等。
Description
技术领域
本发明涉及半导体晶圆的制造方法以及半导体装置，特别是涉及包含沟槽型电容的形成的半导体晶圆的制造方法以及半导体装置。
背景技术
关于包含沟槽型电容的半导体装置，在专利文献1公开了一种半导体装置的制造方法，在具有：在半导体基板的一个表面形成沟槽的工序、在沟槽的内壁形成绝缘膜的工序、以及经由绝缘膜，在沟槽内形成导电性膜的工序的半导体装置的制造方法中，其特征在于，在形成导电性膜的工序之后，具有以能够除去在绝缘膜中存在的形变的温度对绝缘膜进行热处理的工序。
另外，在专利文献2公开了一种半导体装置，其特征在于，具备具有面方位(100)的表面的半导体基板、和形成在半导体基板上的多个存储单元，多个存储单元包含形成于从表面延伸到半导体基板中的沟槽的电容器、和具有与电容器连接的第一源极/漏极区域、形成为与第一源极/漏极区域设置间隔，并与位线连接的第二源极/漏极区域、以及形成在上述第一、第二源极/漏极区域的间隔上，并与字线连接的栅极电极的晶体管，沟槽的至少一部分的横剖面为四边形，多个存储单元的沟槽的横剖面相对于字线的延伸方向向相同的方向倾斜。
专利文献1：日本特开2004－266140号公报
专利文献2：日本特开2006－295048号公报
这里，参照图6，对沟槽型电容(电容器)进行说明。本实施方式所涉及的沟槽型电容是MOS(Melal Oxide Semiconductor：金属氧化物半导体)结构的电容(MOS型电容)的一种。在基于半导体的LSI(Large Scale Integrated circuit：大规模集成电路)的芯片等中，在构成该LSI的电路中形成电容元件(电容器元件)的情况下，一般使用图6的(a)所示的MOS结构(或者MIS(Metal Insulator Semiconductor：金属绝缘体半导体))结构的电容。
如图6的(a)所示，MOS型电容50构成为包含形成在半导体基板52(在图6的(a)中一并标注为“N－Sub”。在图6的(a)中导电型示出N－型的例子)上的杂质扩散多晶硅54(在图6的(a)中一并标注为“Doped－polySi”)、扩散层56(在图6的(a)中导电型示出N+的例子)、以及绝缘膜58。在图6的(a)所示的杂质扩散多晶硅54以及扩散层56连接电容的两个电极。以电路的安装密度的提高为目的，以该MOS型电容50为基础考虑的是沟槽型电容30。
如图6的(b)所示，沟槽型电容30在包含杂质扩散多晶硅34、扩散层36、绝缘膜38的MOS结构这一点与MOS型电容50相同，但在半导体基板32挖掘槽40形成沟槽14并通过利用槽的侧壁42(槽40间的半导体基板32的部分)缩小电容元件的平面面积使面积电容效率提高。
这里在沟槽型电容30的结构下的槽的图案的布局中，如图6的(c)所示简单地使其为向单一方向延伸的条纹状从而布局效率提高。然而，在使用图6的(c)所示那样的槽的布局实现进一步的安装密度的提高的情况下产生以下那样的问题。
即，是“图案倾倒”的问题、和“半导体晶圆的翘曲”的问题。“图案倾倒”是指在半导体工序中制成的图案倒塌。特别是在高度相对于宽度较高的壁状的图案等中容易产生图案倾倒。在图6的(b)所示的沟槽型电容30中，在半导体装置的制造工序中形成用于沟槽14的槽40时，也有槽40与槽40之间的侧壁42容易倾倒的情况。特别是在以沟槽型电容30的高电容化为目的而较深地挖掘槽40时容易产生该现象。
另一方面起因于杂质扩散多晶硅34的成膜产生晶圆的翘曲。在半导体装置的制造工序中，通过LP－CVD(Low Pressure－Chemical Vapor Deposition：低压化学气相沉积)等在半导体晶圆的整个面将杂质扩散多晶硅成膜之后进行图案化来形成杂质扩散多晶硅34。此时，有在半导体晶圆的表面、背面，杂质扩散多晶硅的体积产生不均衡，所以若其后经过热处理则产生杂质扩散多晶硅34的再结晶化所引起的收缩率的不均衡，而半导体晶圆翘曲这样的问题。
发明内容
本发明基于上述的情况，目的在于提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置。
为了解决上述课题，本发明所涉及的半导体晶圆的制造方法是包含在半导体晶圆的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法，利用在内部包含单位沟槽型电容的晶胞构成各上述多个沟槽型电容，并且使上述多个沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。
为了解决上述课题，本发明所涉及的半导体装置是形成了沟槽型电容的半导体装置，对于上述沟槽型电容的沟槽的布局图案来说，规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。
根据本发明，起到能够提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置这样的效果。
附图说明
图1是说明第一实施方式的半导体晶圆的图，图1的(a)是俯视图，图1的(b)是说明沟槽的布局图案的长度的方向依存性的图。
图2的(a)是说明起因于沟槽的半导体晶圆的翘曲的图，图2(b)是表示翘曲的状态的半导体晶圆的立体图。
图3是表示第一实施方式所涉及的半导体晶圆的图，图3的(a)是表示第一变形例的俯视图，图3的(b)是表示第二变形例的俯视图。
图4是说明第二实施方式所涉及的半导体晶圆的图，图4的(a)是俯视图，图4的(b)是说明晶胞的旋转的俯视图。
图5是表示第二实施方式所涉及的半导体晶圆的图，图5的(a)是表示第一变形例的俯视图，图5的(b)是表示第二变形例的俯视图。
图6的(a)是表示MOS型电容的剖视图，图6的(b)是表示沟槽型电容的剖视图，图6的(c)是表示沟槽型电容的沟槽的俯视图。
附图标记说明
10、10A、10B、10C、10D、10E…半导体晶圆，12、12A、12B、12C、12D、12E…晶胞，12Cg、12Dg、12Eg…组晶胞，14…沟槽，14a…外侧沟槽，14b…中间沟槽，14c…内侧沟槽，16…狭缝，18…槽口，20…表面，30…沟槽型电容，32…半导体基板，34…杂质扩散多晶硅，36…扩散层，38…绝缘膜，40…槽，42…侧壁，50…MOS型电容，52…半导体基板，54…杂质扩散多晶硅，56…扩散层，58…绝缘膜。
具体实施方式
以下，参照附图，对本发明的实施方式进行详细说明。在本实施方式中为了抑制上述的“图案倾倒”、和“半导体晶圆的翘曲”的问题，尽量使沟槽型电容所包含的沟槽的俯视时的布局图案成为各向同性，即尽量使其不依赖方向。
[第一实施方式]
参照图1，对本实施方式所涉及的半导体晶圆的制造方法以及半导体装置进行说明。在本实施方式所涉及的半导体晶圆10的表面(电路面)形成有沟槽型电容。也有在半导体晶圆10不仅形成有沟槽型电容还形成有其它的电路元件的情况，但在本实施方式中例示在半导体晶圆10的表面整体仅形成沟槽型电容的情况进行说明。
如图1的(a)所示，本实施方式所涉及的沟槽型电容以铺满(平面填充)的方式形成作为正六边形的单位的沟槽型电容的晶胞12。在晶胞12形成有三重结构的沟槽14。即，晶胞12的沟槽14由外侧沟槽14a、中间沟槽14b、以及内侧沟槽14c构成。而且，在外侧沟槽14a以及中间沟槽14b形成有狭缝16(缝隙)，但在内侧沟槽14c未形成狭缝。
并且，组合连接了包含至少两个不同的方向的线段的多个线段的单位图案构成形成沟槽14的布局图案(以下，有时称为“沟槽图案”)。即，如图1的(a)所示，外侧沟槽14a中的一个沟槽图案由两个单位图案14a－1、以及一个单位图案14a－2共三个单位图案构成。由单位图案构成的情况在中间沟槽14b、内侧沟槽14c中也相同。此外，在本实施方式中，也包含构成内侧沟槽14c的一个正六边形的沟槽图案称为“单位图案”。
在本实施方式所涉及的半导体晶圆10以无缝隙铺满的方式形成有具有如以上那样制成的沟槽图案的晶胞12。其结果，例如在如图1的(b)所示那样取为X轴、Y轴的情况下的沟槽型电容的沟槽图案的X轴方向的长度的成分与Y轴方向的长度相等。这对于晶胞12的外形的所有六个边都是如此。其结果，在本实施方式所涉及的半导体晶圆10形成的沟槽型电容的沟槽图案的长度在六个方向成为各向同性。当然，这里所说的“相等的长度”由于只要在根据作为目标的“图案倾倒”、“半导体晶圆的翘曲”的程度等不成为问题的程度为“相等的长度”即可，所以在“在规定的允许范围内相等”的情况下不仅包含单纯地各成分相等也包含在不成为这样的问题的程度上“相等”。换句话说，在本实施方式中，沟槽图案的各向同性只要限制在半导体晶圆10的制造工序中允许的范围内即可。
这里，参照图2，对上述的“图案倾倒”、“半导体晶圆的翘曲”进行更详细的说明，并且对图1的(a)所示的半导体晶圆10的沟槽型电容的布局图案的作用进行说明。
首先，对“半导体晶圆的翘曲”进行更详细的说明。半导体晶圆的翘曲容易在为了使安装在电路内的电容元件的电容增加而增加沟槽图案的情况下，换句话说容易在扩大了同一半导体晶圆内的沟槽结构的区域的情况下产生。
即，在图6的(b)所示的沟槽型电容30的例子中，作为半导体基板32(换句话说半导体晶圆)的一侧的对置电极使用杂质扩散多晶硅34的膜，但该膜如上所述通常通过LP－CVD工序形成，因此在晶圆的表面和背面形成相同的膜厚的膜。因此，如上述那样在半导体晶圆的表面侧形成沟槽结构并增大其区域的情况下，对于其表面积来说半导体晶圆的表面侧比背面侧大。其结果，表面侧的杂质扩散多晶硅34的体积比背面侧的体积大。表面侧的杂质扩散多晶硅34的体积与背面侧的杂质扩散多晶硅34的体积的比率根据半导体装置的设计达到几倍～十几倍，在半导体晶圆的表面、背面间产生杂质扩散多晶硅34的体积的较大的不平衡。
若产生上述那样的不平衡的状态的半导体晶圆经过热处理工序，则产生杂质扩散多晶硅膜的结晶化发展所引起的体积收缩。该体积收缩的效果在膜体积较大的半导体晶圆的表面侧较大，所以由于膜应力而产生半导体晶圆翘曲这样的问题。参照图2对该半导体晶圆的翘曲进行更详细的说明。
图2的(a)示出形成了沟槽图案的长边方向为X轴方向的沟槽14的半导体晶圆10的一个例子。图2的(a)所示的凹部表示槽口18，但槽口18与沟槽14的布局图案的方向的关系是一个例子，并不限定于图2的(a)。上述的半导体晶圆10的翘曲取决于沟槽图案，膜应力作用于沟槽侧壁，所以如图2的(a)那样在与沟槽14的布局图案的长边方向(即X轴方向)正交的方向(即Y轴方向)作用较大的应力，产生半导体晶圆的翘曲。若产生该翘曲，则半导体晶圆10如图2的(b)所示向表面20侧凹陷的方向(向背面凸出的方向)翘曲。
为了与该半导体晶圆10的翘曲对应，在本实施方式所涉及的沟槽型电容中，抑制沟槽的平面布局图案的各向异性，使埋入沟槽部的膜的应力在多个方向均匀化。在本实施方式中，使晶胞12的布局图案的外形为正六边形，所以通过成为这样的布局而埋入沟槽的杂质扩散多晶硅34的膜应力向六个方向分散，并平均化，抑制在特定方向产生半导体晶圆翘曲。
接下来，对“图案倾倒”进行更详细的说明。在利用图6的(c)所示那样的条纹状的沟槽图案实现面积电容效率的进一步提高，进行布局尺寸(槽间的侧壁的厚度等)的缩小、槽的进一步深挖的情况下，有形成了槽之后的槽间的壁亦即侧壁42的机械强度降低，从而由于制造工序中的外力(清洗时的水流等)而侧壁42的图案倾倒的情况。若产生该侧壁42的图案倾倒，则不仅包含产生了图案倾倒的沟槽型电容30的器件变得动作不良，倾倒而遊离的图案的残渣残留在半导体装置的制造工序处理设备内，也成为对其它的制造品的异物附着等的原因。因此，需要尽量不使半导体装置的制造工序中的图案倾倒产生。
对于上述的问题，如上述那样在本实施方式所涉及的沟槽型电容的布局图案中，设置狭缝16使沟槽型电容的布局图案不在规定的长度以上。这是基于布局图案的长度越长越容易引起布局图案的倒塌的知识，而使沟槽型电容的布局图案不在规定以上，根据本构成能够抑制图案倾倒的产生。
另外，关于狭缝16，如上述那样在本实施方式所涉及的沟槽型电容的布局图案中，采用方向不同的单位图案(换句话说单位图案14a－1、14a－2等布局图案)，提高针对施加给侧壁42的与壁面垂直的方向的力的耐力所以不容易产生图案倾倒。换句话说，通过以使用了单位图案的图案进行布局，沟槽14间的侧壁42具有向多个方向的长度成分，并且相互支撑，所以与以往的条纹状的布局图案相比对外力的耐力提高，即、不容易产生图案倾倒。换句话说，本实施方式所涉及的沟槽图案被折弯所以对施加给壁面的力的耐性较高。
总体上，特别是在本实施方式中，排列了各晶胞12的最外周的侧壁42的布局图案成为蜂巢结构，晶胞12的内部的侧壁42也与该蜂巢结构相关，所以成为强度非常高的布局图案。
如以下那样制造本实施方式所涉及的半导体晶圆10。如上述那样，也有在半导体晶圆10形成有沟槽型电容以外的电路元件的情况，但在本实施方式中对仅形成沟槽型电容的情况进行说明。即，首先准备未进行任何加工的半导体晶圆。接下来，使用光刻法、蚀刻技术在该半导体晶圆的主面形成与沟槽型电容的单侧的电极连接的扩散层36。接下来通过蚀刻挖掘用于形成沟槽14的槽40。接下来，通过SiO2膜(氧化硅膜)等在包含槽40的半导体晶圆10的表面形成绝缘膜38。接下来在半导体晶圆10的表面将杂质扩散多晶硅成膜，在槽40埋入该杂质扩散多晶硅。接下来使用光刻法、蚀刻技术对该杂质扩散多晶硅进行图案化形成杂质扩散多晶硅34。接下来形成与杂质扩散多晶硅34以及扩散层36连接的电极。经由以上的制造工序，制造包含形成了沟槽14的沟槽型电容的本实施方式的半导体晶圆10。通过切割等将形成了沟槽型电容之后的半导体晶圆10分割并单片化为芯片。
在本实施方式所涉及的半导体晶圆10的制造方法中，作为在半导体晶圆10形成的沟槽型电容的布局图案，使用上述的图1所示的布局图案。另外，本实施方式所涉及的半导体装置构成为包含一个或者多个通过上述的布局图案制造的晶胞12。其结果，本实施方式所涉及的半导体装置成为配置了沟槽型电容的沟槽的布局图案的规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等的沟槽型电容的半导体装置。此外，在本实施方式中“交叉的方向”不仅是一个方向也指多个方向(例如，在本实施方式中“交叉的方向”包含两个方向)。
此外，在本实施方式中例示在沟槽图案设置狭缝16的方式进行说明，但并不限定于此。只要考虑半导体晶圆的制造工序中的图案倾倒的可能性等决定是否设置狭缝16即可，所以也可以是不设置狭缝16的方式。该情况下，例如图1的(a)所示的外侧沟槽14a、中间沟槽14b也成为正六边形的沟槽图案。
＜第一实施方式的第一变形例＞
参照图3的(a)，对本实施方式进行说明。如图3的(a)所示，本实施方式所涉及的半导体晶圆10A包含铺满晶胞12A形成的沟槽型电容。
如图3的(a)所示，本实施方式所涉及的晶胞12A的外形形状为矩形形状(在图3的(a)中例示正方形的情况)，在晶胞12A的内部形成有沟槽14。本实施方式所涉及的晶胞12A内的沟槽14的布局图案也通过组合连接了包含至少两个不同的方向的线段的多个线段的单位图案而构成。而且，以沟槽14的布局图案成为各向同性，即、晶胞12A内的沟槽图案的长度不具有方向依存性的方式制成。通过使用单位图案结果而言也形成狭缝16。
更详细而言，在本实施方式所涉及的半导体晶圆10A中，有意地将晶胞12A的沟槽14的布局图案弯曲90度，使X轴方向的沟槽图案的长度的成分与Y轴方向的沟槽图案的长度成分均衡化，使沟槽14间的侧壁42具有四个方向的成分。由此使杂质扩散多晶硅34的膜应力分散抑制半导体晶圆10A的翘曲。另外，通过这样的沟槽图案而晶胞12A的沟槽图案相互支撑，其结果侧壁42的外力耐性提高。除此之外，通过利用单位图案的组合形成沟槽图案，侧壁42的外力耐性进一步提高。
这里，在本实施方式所涉及的沟槽型电容的沟槽的布局图案中，如图3的(a)所示相邻的晶胞12A的沟槽图案彼此连接，作为半导体晶圆10A整体一体化。通过采用这样的图案作为沟槽型电容的布局图案，在本实施方式所涉及的半导体晶圆10A中，能够进一步使沟槽型电容的电容值增加，并且由于相邻的晶胞12A彼此支撑所以能够进一步图案抑制倾倒的产生。除此之外，沟槽图案更致密所以各向同性也进一步提高，其结果也能够进一步抑制半导体晶圆的翘曲的产生。
本实施方式所涉及的半导体晶圆10A也能够通过与上述的半导体晶圆10相同的制造方法进行制造，另外本实施方式所涉及的半导体装置也包含一个或者多个晶胞12A，成为配置了规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等的沟槽型电容的半导体装置。
＜第一实施方式的第二变形例＞
参照图3的(b)对本实施方式所涉及的半导体晶圆10B进行说明。半导体晶圆10B也具备矩形形状的晶胞12B，但本实施方式是长方形形状的情况下的例子。在半导体晶圆10B的表面铺满晶胞12B形成半导体晶圆10B所涉及的沟槽型电容。
如图3的(b)所示，晶胞12B内所包含的沟槽图案由向X轴方向延伸的四个图案、和向Y轴方向延伸的四个图案构成。而且，X轴方向的沟槽图案的长度的成分与Y轴方向的沟槽图案的长度的成分在规定的允许范围内相等。在本实施方式中X轴方向的四个沟槽图案的各个长度与Y轴方向的四个沟槽图案的各个长度相等，但是并不限定于此，只要作为整体为相同的长度则也可以在X轴方向和Y轴方向改变各个沟槽图案的长度。
由于未利用单位图案的组合构成晶胞12B的沟槽图案，所以对沟槽14间的侧壁的外力耐性与将相同的尺寸的沟槽配置为条纹状的现有例相同。然而，杂质扩散多晶硅34的膜应力分散效果与现有技术相比较提高。若特别是在图案倾倒比较不成为问题的情况下采用本实施方式，则有用于抑制半导体晶圆的翘曲的沟槽图案的布局设计被简单化这样的效果。
本实施方式所涉及的半导体晶圆10B也能够通过与上述的半导体晶圆10相同的制造方法进行制造，另外本实施方式所涉及的半导体装置也包含一个或者多个晶胞12B，成为配置了规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等的沟槽型电容的半导体装置。
[第二实施方式]
参照图4，对本实施方式所涉及的半导体晶圆的制造方法以及半导体装置进行说明。以改变其方向并铺满正六边形的晶胞12C的方式配置本实施方式所涉及的沟槽型电容。
如图4的(a)所示，将相邻地配置的布局方向不同的三种晶胞12C－1、12C－2、12C－3的组作为一个单位(以下，有时称为“组晶胞12Cg”的情况)，并铺满该组晶胞12Cg形成本实施方式所涉及的沟槽型电容。即，如图4的(b)所示若将构成晶胞12C－1的外形的边中与X轴方向平行的边作为基准，则晶胞12C－1配置在将该基准边作为－X方向的方向，晶胞12C－2配置在使该基准边顺时针旋转120度后的方向，晶胞12C－3配置在使该基准边顺时针旋转240度后的方向。
如图4的(a)所示，晶胞12C－1、12C－2、12C－3(以下，在进行总称的情况下称为“晶胞12C”)的各个由两重的沟槽图案构成。在本实施方式所涉及的晶胞12C中，例如在对图4的(a)所示的晶胞12C－1的沟槽图案的X轴方向的长度的成分与Y轴方向的长度的成分进行比较的情况下相等，即不具有方向依存性。这样，也可以在晶胞的沟槽图案的长度不具有方向依存性的情况下，或者稍微具有残存的方向依存性的情况下应用本实施方式。特别是，在想要补偿稍微残存的沟槽图案的方向依存性的情况下本实施方式有用。换句话说，稍微残存的沟槽图案方向依存性的不平衡也通过在相邻的晶胞12C间进行旋转配置，而作为整体均匀化。另外，由于通过上述的单位图案构成沟槽图案，所以本实施方式也对图案倾倒具有耐性。
本实施方式所涉及的半导体晶圆10C也能够通过与上述的半导体晶圆10相同的制造方法进行制造，另外本实施方式所涉及的半导体装置也包含一个或者多个组晶胞12Cg，成为配置了规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等的沟槽型电容的半导体装置。
＜第二实施方式的第一变形例＞
参照图5的(a)，对本实施方式所涉及的半导体晶圆的制造方法以及半导体装置进行说明。如图5的(a)所示，在本实施方式所涉及的半导体晶圆10D形成有铺满组晶胞12Dg构成的沟槽型电容。
如图5的(a)所示，组晶胞12Dg构成为包含外形为正六边形的晶胞12D－1、12D－2、12D－3(以下，在进行总称的情况下称为“晶胞12D”)。晶胞12D包含向特定的方向(例如，在晶胞12D－1中为X轴方向)延伸的三种长度的沟槽14。即，晶胞12D的内部的沟槽图案的长度具有方向性。即使在像这样晶胞12D的内部的沟槽图案的长度不为各向同性的情况下，也能够通过使晶胞12D如晶胞12D－1、12D－2、12D－3那样向不同的三个方向旋转进行配置，来使沟槽图案的长度的方向依存性消除(使沟槽图案的长度均匀化)。即，在组晶胞12Dg进行观察的情况下沟槽14的布局图案的X轴方向的长度的成分与Y轴方向的长度的成分相同。其结果，缓和半导体晶圆10D的制造工序中的应力，抑制半导体晶圆的翘曲。
如以上那样，若在晶胞的内部的沟槽图案的长度具有方向依存性的情况下应用使用通过多个晶胞构成的组晶胞的本实施方式则更有效。另外，根据本实施方式有晶胞的内部能够不考虑方向依存性而配置沟槽图案，例如能够使晶胞的内部的沟槽图案为条纹状等简单的图案这样的优点。
本实施方式所涉及的半导体晶圆10D也能够通过与上述的半导体晶圆10相同的制造方法进行制造，另外本实施方式所涉及的半导体装置也包含一个或者多个组晶胞12Dg，成为配置了规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等的沟槽型电容的半导体装置。
＜第二实施方式的第二变形例＞
参照图5的(b)，对本实施方式所涉及的半导体晶圆的制造方法以及半导体装置进行说明。如图5的(b)所示，在本实施方式所涉及的半导体晶圆10E形成有铺满组晶胞12Eg构成的沟槽型电容。
如图5的(b)所示，组晶胞12Eg构成为各包含三个外形为正方形的晶胞12E－1、12E－2(以下，在进行总称的情况下称为“晶胞12E”)。晶胞12E包含向特定的方向(在晶胞12E－1中为X轴方向，在晶胞12E－2中为Y轴方向)延伸的三个沟槽14。即，晶胞12E的内部的沟槽图案的长度具有方向性。即使在像这样晶胞12E的内部的沟槽图案的长度不为各向同性的情况下，也能够通过如图5的(b)所示那样使晶胞12E向晶胞12E－1、12E－2两个相差90度的方向旋转进行配置，来消除沟槽图案的长度的方向依存性(使沟槽图案的长度均匀化)。即，在组晶胞12Eg来进行观察的情况下沟槽14的布局图案的X轴方向的长度的成分与Y轴方向的长度的成分相同。其结果，使半导体晶圆10E的制造工序中的应力作为整体均匀化(缓和)，抑制半导体晶圆的翘曲。
此外，图5的(b)所示的沟槽14的布局图案也能够表现为使晶胞12E，或者各一个晶胞12E－1、12E－2的组锯齿状地配置的图案。另外，在图5的(b)中例示利用六个晶胞12E构成组晶胞12Eg的方式进行了说明，但是并不限定于此，例如也可以将图5的(b)所示的晶胞12Eg的左侧四个晶胞12E作为组晶胞12Eg。
本实施方式所涉及的半导体晶圆10E也能够通过与上述的半导体晶圆10相同的制造方法进行制造，另外本实施方式所涉及的半导体装置也包含一个或者多个组晶胞12Eg，成为配置了规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等的沟槽型电容的半导体装置。
此外，在上述各实施方式中，例示使晶胞12(12A～12E)无缝隙地致密地配置的方式进行了说明，但是并不限定于此，也可以在晶胞12(12A～12E)间设置间隔而离散地进行配置。该情况下，例如在图4所示的方式中也可以离散地配置组晶胞12Cg，也可以各离散地配置相同数目的各个晶胞12C－1、12C－2、12C－3。
Claims (10)
1.一种半导体晶圆的制造方法，是包含在半导体晶圆的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法，其中，
利用在内部包含单位沟槽型电容的晶胞构成各上述多个沟槽型电容，并且使上述多个沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。
2.根据权利要求1所述的半导体晶圆的制造方法，其中，
上述单位沟槽型电容的布局图案中的沟槽的布局图案包含用于使上述沟槽的长度限制在预先决定的上限值以内的狭缝。
3.根据权利要求2所述的半导体晶圆的制造方法，其中，
组合连接了包含至少两个不同的方向的线段的多个线段的单位图案来构成上述单位沟槽型电容的布局图案中的沟槽的布局图案。
4.根据权利要求1～3中任意一项所述的半导体晶圆的制造方法，其中，
通过使上述单位沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等，使上述多个沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。
5.根据权利要求1～3中任意一项所述的半导体晶圆的制造方法，其中，
使上述单位沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分不同，
通过使上述多个晶胞的各个相互旋转地进行配置，使上述多个沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。
6.根据权利要求1～5中任意一项所述的半导体晶圆的制造方法，其中，
使上述晶胞的外形形状为正多边形，使上述晶胞在平面内无缝隙地进行配置。
7.根据权利要求1～6中任意一项所述的半导体晶圆的制造方法，其中，
使上述多个晶胞各自的上述单位沟槽型电容的沟槽的布局图案相互独立。
8.根据权利要求1～6中任意一项所述的半导体晶圆的制造方法，其中，
使上述多个晶胞各自的上述单位沟槽型电容的沟槽的布局图案相互相接。
9.根据权利要求1～8中任意一项所述的半导体晶圆的制造方法，其中，
各上述单位沟槽型电容包含多个沟槽型电容。
10.一种半导体装置，是形成了沟槽型电容的半导体装置，其中，
对于上述沟槽型电容的沟槽的布局图案来说，规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。
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