JP2009111265A

JP2009111265A - 半導体装置

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Publication number: JP2009111265A
Application number: JP2007283923A
Authority: JP
Inventors: Yasushi Sekine; 康関根
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-10-31
Filing date: 2007-10-31
Publication date: 2009-05-21

Abstract

【課題】微細な抵抗値の調整が可能な抵抗素子を有しかつ小型の半導体装置を提供する。
【解決手段】第１の抵抗素子Ｒ１は第１のシート抵抗を有する第１の薄膜Ｆ１を含んでいる。第１の抵抗素子Ｒ１に直列接続される第２の抵抗素子Ｒ２の複数の単位セルＰは、同一の長方形状によって外縁が区画された平面パターンであり、第２の薄膜Ｆ２と絶縁部ＩＰとを含んでいる。第２の薄膜Ｆ２は、長方形状の第１の角部Ｃ１に位置する第１の端子領域Ｔ１と、第１の角部と対角線に沿って対向する第２の角部Ｃ２に位置する第２の端子領域Ｔ２と、第１および第２の端子領域Ｔ１，Ｔ２を繋ぐ線状領域とに設けられている。第２の薄膜Ｆ２は第１のシート抵抗よりも小さい第２のシート抵抗を有している。絶縁部ＩＰは長方形状の第３および第４の角部Ｃ３，Ｃ４を含むように設けられている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、抵抗素子を有する半導体装置に関するものである。

アナログ回路を構成する抵抗素子や容量素子（インダクタ）をＬＳＩなどの半導体装置に搭載することが一般的になっている。従来このような抵抗素子や容量素子は、拡散層などの元来は半導体素子を構成するための層の一部が用いられて形成されることが主であった。このため抵抗素子や容量素子の設計変更がなされる場合に拡散層などの構成を変更する必要が生じる。よって拡散層の形成工程を変更する必要が生じる。すなわち半導体素子自体に設計変更がなくても半導体素子の形成工程の変更が必要となる。このため設計変更後の半導体装置の出荷までに時間を要していた。

そこで半導体素子の形成工程後に行なわれる配線層の形成工程において抵抗素子や容量素子を形成することが、たとえば特開２００４−４０００９号公報に開示されている。この公報によれば半導体装置は互いに電気的に直列に接続された複数の単位構造を有している。各単位構造は、所定の物質が充填されたスルーホールと、上下側の配線パターンと、中間配線パターンとを有する電気的接続体である。この構成により、単位構造の抵抗値を基準として、半導体装置に単位構造の個数に応じた倍率の抵抗値を有する抵抗素子を形成することができる。
特開２００４−４０００９号公報

上記のような従来の抵抗素子の構成では抵抗素子の抵抗値の調整単位が単位構造の抵抗値である。このため、単位構造当たりの抵抗値を小さくすると抵抗素子の面積が大きくなって半導体装置が大型化してしまい、逆に単位構造当たりの抵抗値を大きくすると微細な抵抗値の調整が困難になるという問題があった。

本発明は、上記の問題に鑑みてなされたものであり、その目的は、微細な抵抗値の調整が可能な抵抗素子を有し、かつ小型の半導体装置を提供することである。

本発明の一実施の形態における半導体装置は、半導体基板と、第１および第２の抵抗素子とを有している。第１および第２の抵抗素子は、半導体基板上に設けられ、かつ互いに電気的に直列接続されている。第１の抵抗素子は第１のシート抵抗を有する第１の薄膜を含んでいる。第２の抵抗素子は複数の単位セルを含んでいる。複数の単位セルのそれぞれは、同一の長方形状によって外縁が区画された平面パターンである。複数の単位セルのそれぞれは、第２の薄膜と、絶縁部とを含んでいる。第２の薄膜は、長方形状の第１の角部に位置する第１の端子領域と、第１の角部と長方形状の対角線に沿って対向する第２の角部に位置する第２の端子領域と、第１および第２の端子領域を互いに繋ぐ線状領域とに設けられている。第２の薄膜は、第１のシート抵抗よりも小さい第２のシート抵抗を有している。絶縁部は長方形状の第３および第４の角部を含むように設けられている。複数の単位セルは、互いに隣り合う複数の単位セルが長方形状の１辺を共有するように配置されることにより、一体となった平面パターンを構成している。

この実施の形態の半導体装置によれば、第１の抵抗素子は、第２のシート抵抗よりも大きい第１のシート抵抗を有する第１の薄膜を含んでいるので、第２のシート抵抗を有する第２の抵抗素子よりも小さな面積で十分な大きさの抵抗値を得ることができる。また第２の抵抗素子は第１のシート抵抗よりも小さい第２のシート抵抗を有する第２の薄膜を含んでいるので、第２の薄膜の平面形状の調整により、より精密に抵抗素子の抵抗値の調整を行なうことができる。

（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分平面図である。図２は、図１のＩＩ−ＩＩ線に沿った概略的な部分断面図である。図３は、図１の構成に対応する回路図である。

図１〜図３を参照して、本実施の形態の半導体装置ＳＡは、半導体基板ＳＢと、第１および第２の抵抗素子Ｒ１、Ｒ２と、通常の配線ＮＷと、ビアコンタクトＶＣと、層間絶縁膜ＩＬとを有している。半導体基板ＳＢは、たとえば単結晶シリコン基板であり、その表面にトランジスタなどの半導体素子（図示せず）が形成されている。第１および第２の抵抗素子Ｒ１、Ｒ２は、半導体基板ＳＢ上に設けられており、ビアコンタクトＶＣおよび通常の配線ＮＷを介して互いに電気的に直列接続されている。第１の抵抗素子Ｒ１は第１のシート抵抗を有する第１の薄膜Ｆ１を有している。第１の薄膜Ｆ１は、たとえばＣｏＳｉ（コバルト・シリコン）やＳｉ（シリコン）などの多結晶体からなり１０Ω／□のシート抵抗を有している。第１の抵抗素子Ｒ１は、半導体基板ＳＢ上の第１の層Ｌ１に形成されている。第２の抵抗素子Ｒ２は、第１の層Ｌ１よりも上層側の第２の層Ｌ２に形成されている。第２の層Ｌ２は、半導体基板ＳＢ上において通常の配線ＮＷが位置している層、すなわち配線層である。

図４は、本発明の実施の形態１における半導体装置の第２の抵抗素子が複数の単位セルにより構成されている様子を概略的に示す平面図である。図４を参照して、本実施の形態の第２の抵抗素子Ｒ２は、複数の単位セルＰを有している。複数の単位セルＰのそれぞれの外縁は同一の正方形状を有している。複数の単位セルＰは、互いに隣り合う複数の単位セルＰが正方形状の１辺を共有するように配置されることにより、一体となって第２の抵抗素子Ｒ２を構成している。

なお図４においては単位セルＰの外縁のみが図示されており、セル内の平面パターンは図示されていない。

図５は、本発明の実施の形態１における半導体装置の第２の抵抗素子の単位セルの一種である第１の単位セルを概略的に示す平面図である。主に図５を参照して、単位セルＰ（図４）の一種である第１の単位セルＰ１は、第２の薄膜Ｆ２と、絶縁部ＩＰとを有している。単位セルＰ１の正方形状の外縁は、角部Ｃ１〜Ｃ４を有している。第１および第２の角部Ｃ１、Ｃ２は、この正方形状の対角線に沿って互いに対向している。また第３および第４の角部Ｃ３、Ｃ４は、この正方形状の対角部に沿って互いに対向している。第２の薄膜Ｆ２は、第１および第２の端子領域Ｔ１、Ｔ２と、第１および第２の端子領域Ｔ１、Ｔ２を互いに繋ぐ線状領域ＬＰとに設けられている。第２の薄膜Ｆ２は、第１のシート抵抗よりも小さい第２のシート抵抗を有している。第２の薄膜Ｆ２は、たとえば銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属からなり０．１Ω／□のシート抵抗を有している。絶縁部ＩＰは正方形状の第３および第４の角部Ｃ３、Ｃ４を含むように設けられている。絶縁部ＩＰは層間絶縁膜ＩＬと同じ材料からなる。

また第２の薄膜Ｆ２は、複数のスペースパターンＳを介して繰返し配置された複数の直線状の部分Ｅ１〜Ｅ７を有している。直線状の部分Ｅ１〜Ｅ７は、一の方向（図５においては縦方向）に延びる領域に設けられており、線状領域ＬＰの主要な部分を構成している。直線状の部分Ｅ１〜Ｅ７は同一の最小線幅寸法（図５においては横方向の寸法）ＷＦを有している。直線状の部分Ｅ１〜Ｅ７は、第１および第２の端子領域Ｔ１、Ｔ２の間に単一の電気的経路を形成するように互いに直列に接続されている。たとえば直線状の部分Ｅ１〜Ｅ７のそれぞれが長さ寸法＝１μｍおよび最小線幅寸法ＷＦ＝０．１μｍを有する場合、直線状の部分Ｅ１〜Ｅ７を含むこの電気的経路の長さ寸法は約７μｍである。よって第２のシート抵抗が０．１Ω／□の場合、この電気的経路は約７Ωの抵抗値を有している。すなわち第１および第２の端子領域Ｔ１、Ｔ２の間の抵抗値は約７Ωとなっている。

図６は、本発明の実施の形態１における一の種類の単位セルのパターンから他の種類の単位セルのパターンを生成する方法の説明図である。主に図６を参照して、単位セルＰは正方形状の外縁を有している。このためこの正方形状の辺方向に沿った２つの中心軸Ｌ１およびＬ２のいずれかを軸として単位セルＰの一の種類のパターンが反転される変換を受けても、単位セルＰの外縁は不変である。またこの外縁が中心軸Ｌ１およびＬ２の交点周りに９０°回転される変換を受けても、単位セルＰの外縁は不変である。よって、これらの変換を用いて、一の種類の単位セルＰのパターンから他の種類の単位セルＰのパターンを生成することができる。以下にこの方法により第１の単位セルＰ１のパターンから生成された第２〜第４の単位セルのパターンについて説明する。

図７〜９のそれぞれは、本発明の実施の形態１における半導体装置の第２の抵抗素子の単位セルである第２〜第４の単位セルの各々を概略的に示す平面図である。

図５〜図９を参照して、第１の単位セルＰ１（図５）のパターンを中心軸Ｌ１（図６）を軸として反転することにより、単位セルＰ（図４）の一種である第２の単位セルＰ２（図７）のパターンを生成することができる。また、第１の単位セルＰ１（図５）のパターンを中心軸Ｌ１およびＬ２（図６）の交点周りに９０度回転することにより、単位セルＰ（図４）の一種である第３の単位セルＰ３（図８）のパターンを生成することができる。また上述した第２の単位セルＰ２のパターンを中心軸Ｌ１およびＬ２（図６）の交点周りに９０度回転することにより、第４の単位セルＰ４のパターンを生成することができる。

図１０は、本発明の実施の形態１における複数の単位セルが第２の抵抗素子の一部を構成している様子を概略的に示す平面図である。

図１０を参照して、単位セルＰ１〜Ｐ４のそれぞれは、第１および第２の端子領域Ｔ１、Ｔ２を両端の端子とする抵抗素子としての機能を有している。単位セルＰ１の第２の端子領域Ｔ２と、単位セルＰ２の第２の端子領域Ｔ２とが接するように単位セルＰ１とＰ２とが配列されることにより、図中縦方向に２つの単位セルＰ１、Ｐ２が配列されている。これにより単位セルＰ１およびＰ２が抵抗素子として互いに直列接続されている。さらに単位セルＰ２の第１の端子領域Ｔ１と、単位セルＰ４の第２の端子領域Ｔ２とが接するように単位セルＰ２とＰ４とが配列されることにより、図中横方向に２つの単位セルＰ２、Ｐ４が配列されている。これにより、単位セルＰ１およびＰ２の縦方向の配列に対して単位セルＰ２およびＰ４の横方向の配列を付加し、また単位セルＰ１およびＰ２の直列接続に対してさらに単位セルＰ４を抵抗素子として直列接続することができる。さらに単位セルＰ４の第１の端子領域Ｔ１と、単位セルＰ３の第１の端子領域Ｔ１とが接するように単位セルＰ４とＰ３とが配列されることにより、単位セルＰ１、Ｐ２およびＰ４の直列接続に対してさらに単位セルＰ３を抵抗素子として直列接続することができる。

上記のように単位セルＰ１〜Ｐ４が配列されることで、単位セルＰ１〜Ｐ４のそれぞれの抵抗素子としての抵抗値の和を抵抗値とする抵抗素子が、第２の抵抗素子Ｒ２の一部として構成されている。たとえば単位セルＰ１〜Ｐ４のそれぞれが前述したように７Ωの抵抗値を有しているとすると、図１０に示す単位セルＰ１〜Ｐ４の直列接続により、７Ωの４倍の２８Ωの抵抗値を有する抵抗素子を得ることができる。

本実施の形態によれば、第２の抵抗素子Ｒ２が有する第２の薄膜Ｆ２（図５、図７〜図９）のシート抵抗（第２のシート抵抗）は、第１の抵抗素子Ｒ１が有する第１の薄膜Ｆ１（図２）のシート抵抗（第１のシート抵抗）よりも小さい。よって抵抗素子のパターンが同じように変化された場合の抵抗値の変動量は、第１の抵抗素子Ｒ１よりも第２の抵抗素子Ｒ２の方が小さい。よって第１の抵抗素子Ｒ１の抵抗値を精密に調整するよりも、第２の抵抗素子Ｒ２の抵抗値を精密に調整する方が、より微細な調整が可能である。このため、抵抗素子を第１の抵抗素子Ｒ１のみで形成する場合に比して、第２の抵抗素子Ｒ２を併用することにより、半導体装置の有する抵抗素子の抵抗値をより微細な間隔で調整することができる。

また第１〜第４の単位セルＰ１〜Ｐ４（図５、図７〜図９）による抵抗値は主に最小線幅寸法ＷＦを有する直線状の部分Ｅ１〜Ｅ７から生じている。よって半導体装置の製造工程において、第２の薄膜Ｆ２が最小線幅寸法ＷＦでパターニングされる工程の工程管理が十分になされれば、第２の抵抗素子Ｒ２の抵抗値を精度よく管理することができる。このため、半導体装置の有する抵抗素子の抵抗値をより安定化することができる。

また第１の抵抗素子Ｒ１が有する第１の薄膜Ｆ１（図２）のシート抵抗（第１のシート抵抗）は、第２の抵抗素子Ｒ２が有する第２の薄膜Ｆ２（図５、図７〜図９）のシート抵抗（第２のシート抵抗）よりも大きい。よって抵抗素子を第２の抵抗素子Ｒ２のみで形成する場合に比して第１の抵抗素子Ｒ１を併用することにより抵抗素子の形成領域の面積を全体として小さくすることができる。これにより半導体装置を小型化することができる。

また第２の抵抗素子Ｒ２は、図４に示すように複数の単位セルＰが配列されて構成されている。よって第２の抵抗素子Ｒ２の半導体基板ＳＢ上における位置、大きさおよび形状は、単位セルＰの配列の仕方により変更することができ、高い自由度を有している。このため半導体素子や第１の抵抗素子Ｒ１の位置があらかじめ固定されていても、その位置に合わせて第２の抵抗素子Ｒ２を接続することができる。

また、たとえば図１１に示すように複数の単位セルＰ１、Ｐ１、Ｐ２、Ｐ２が直列接続に加えてさらに並列接続により互いに接続されている。よって直列接続のみが行なわれる場合と異なり、並列接続により抵抗値を抑制しながら直列接続により第２の抵抗素子Ｒ２の長さ寸法を長くすることができる。

また単位セルＰ（図４）は正方形状を有しているので、互いに隣り合う複数の単位セルＰが正方形状の１辺を共有するように配置されることにより、単位セルＰを整然と配置することができる。

また第２〜第４の単位セルＰ２〜Ｐ４のパターンは、図６に示すパターンの変換により第１の単位セルＰ１から容易に生成することができる。これにより半導体装置のパターン設計を容易に行なうことができる。

また第２の抵抗素子Ｒ２は、図４に示すように複数の単位セルＰが配列されて構成されている。よって第２の抵抗素子Ｒ２のパターン設計データを単位セルＰの種類および配置のデータとして扱うことができる。このため、第２の抵抗素子Ｒ２のパターン設計の自動化を容易に行なうことができ、また第２の抵抗素子Ｒ２のパターン設計データのデータ量を小さくすることができる。

また第１〜第４の単位セルＰ１〜Ｐ４のそれぞれの直線状の部分Ｅ１〜Ｅ７は第１および第２の端子領域Ｔ１、Ｔ２の間に単一の電気的経路を形成するように互いに直列に接続されている。これにより直線状の部分Ｅ１〜Ｅ７のそれぞれが有する抵抗値の和が単位セルＰ１〜Ｐ４の各々の抵抗値となるので、単位セルＰ１〜Ｐ４の各々の抵抗値を大きくすることができる。よって所望の抵抗値を有する第２の抵抗素子Ｒ２の面積を小さくすることができるので、半導体装置ＳＡを小型化することができる。

また第２の抵抗素子Ｒ２は、図２に示すように、第１の抵抗素子Ｒ１が形成されている第１の層Ｌ１よりも上層の第２の層Ｌ２に形成されている。よって半導体装置ＳＡの抵抗素子の仕様に変更が生じた場合に、第１の抵抗素子Ｒ１の形成工程よりも下流の工程での対応が可能である。

また第２の抵抗素子Ｒ２が形成されている第２の層Ｌ２は、半導体基板ＳＢ上において通常の配線ＮＷが位置している層、すなわち配線層である。よって半導体装置ＳＡの通常の配線ＮＷの形成と同時に第２の抵抗素子Ｒ２を形成することができる。

（実施の形態２）
図１１は、本発明の実施の形態２における半導体装置の第２の抵抗素子を構成する複数の単位セルの一部を概略的に示す平面図である。主に図１１を参照して、本実施の形態の第２の抵抗素子Ｒ２の複数の単位セルＰ（図４）は、第１の単位セルＰ１と第２の単位セルＰ２とからなる組を２組含んでいる。１組の単位セルＰ１、Ｐ２は抵抗素子として直列接続されている。そして単位セルＰ１、Ｐ２の組の２組が、導体からなるコンタクト配線ＣＷにより互いに並列に電気的に接続されている。

なお、上記以外の構成については上述した実施の形態１とほぼ同じであるため、同一または対応する要素については同一の符号を付し、その説明を省略する。

本実施の形態によれば、第２の抵抗素子Ｒ２（図１１において図示せず）は、抵抗素子として直列接続された単位セルＰ１、Ｐ２の組の２組が、コンタクト配線ＣＷにより電気的に並列接続された構成を有している。これにより実施の形態１のように複数の単位セルＰ１〜Ｐ４の全体が直列接続されている場合に比して第２の抵抗素子Ｒ２は異物などに起因する局所的な断線に強くなる。すなわち並列接続された複数の電流経路の１つが断線しても第２の抵抗素子Ｒ２が完全に断線してしまうことを防ぐことができる。

（実施の形態３）
図１２は、本発明の実施の形態３における半導体装置の第２の抵抗素子の単位セルの一種である第５の単位セルを模式的に示す平面図である。主に図１２を参照して、本実施の形態の単位セルＰ５は、単位セルＰ１（図５）と異なり、直線状の部分Ｅ１〜Ｅ７が互いに電気的に並列に接続されている。たとえば直線状の部分Ｅ１〜Ｅ７のそれぞれが、長さ寸法＝１μｍおよび最小線幅寸法ＷＦ＝０．１μｍを有するとすると、第２の薄膜Ｆ２のシート抵抗である第２のシート抵抗が０．１Ω／□の場合、直線状の部分Ｅ１〜Ｅ７のそれぞれは１Ωの抵抗値を有する。よって直線状の部分Ｅ１〜Ｅ７が並列接続されることにより、１／７＝約０．１４Ωの抵抗値を有する抵抗素子が形成されている。すなわち第１および第２の端子領域Ｔ１、Ｔ２の間の抵抗値は約０．１４Ωとなっている。

図１３〜図１５のそれぞれは、本発明の実施の形態３における半導体装置の第２の抵抗素子の単位セルの一種である第６〜第８の単位セルの各々を概略的に示す平面図である。図１２〜図１５を参照して、単位セルＰ６〜Ｐ８のパターンのそれぞれは、単位セルＰ５のパターンを変換することにより生成することができる。この生成の方法は実施の形態１において単位セルＰ１から単位セルＰ２〜Ｐ５（図７〜図９）が生成された方法と同様であるので詳しい説明を省略する。

図１６は、本発明の実施の形態３における半導体装置の複数の単位セルが第２の抵抗素子の一部を構成している様子を概略的に示す平面図である。

図１６を参照して、一の単位セルＰ５（図中左上の単位セルＰ５）の第２の端子領域Ｔ２と、一の単位セルＰ６（図中左下の単位セルＰ６）の第２の端子領域Ｔ２とが接するように単位セルＰ５とＰ６とが配列されることにより、単位セルＰ５とＰ６とからなる一の電流経路（図中ＡおよびＢを両端とする経路）が形成されている。また他の単位セルＰ５（図中右下の単位セルＰ５）の第１の端子領域Ｔ１と、他の単位セルＰ６（図中右上の単位セルＰ６）の第１の端子領域Ｔ１とが接するように単位セルＰ５とＰ６とが配列されることにより、単位セルＰ５とＰ６とからなる他の電流経路（図中ＣおよびＤを両端とする経路）が形成されている。一の電流経路と他の電流経路とは互いに並列に接続されている。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素については同一の符号を付し、その説明を省略する。

本実施の形態によれば、単位セルＰ５〜Ｐ８（図１２〜図１５）のそれぞれにおいて、複数の直線状の部分Ｅ１〜Ｅ７が互いに電気的に並列に接続されている。これにより、単位セルＰ１〜Ｐ４（図５および図７〜図９）と異なり、単位セルＰ５〜Ｐ６のそれぞれにおいては、複数の直線状の部分Ｅ１〜Ｅ７のうちの１箇所が異物などに起因して断線しても、第１および第２の端子領域Ｔ１、Ｔ２の間が完全に断線してしまうことを防ぐことができる。

また図１６に示すように、一の組の単位セル（図中左側の単位セルＰ５、Ｐ６）からなる一の電流経路と、他の組の単位セル（図中右側の単位セルＰ５、Ｐ６）からなる他の電流経路とが並列に接続されている。これにより、一の電流経路および他の電流経路の一方が異物などに起因して断線しても、第２の抵抗素子Ｒ２が完全に断線してしまうことを防ぐことができる。

（実施の形態４）
図１７は、本発明の実施の形態４における半導体装置の複数の単位セルが第２の抵抗素子の一部を構成している様子を概略的に示す平面図である。

主に図１７を参照して、単位セルＰ１の第２の端子領域Ｔ２と、単位セルＰ６の第２の端子領域Ｔ２とが接するように、単位セルＰ１およびＰ６が配列されている。これにより単位セルＰ１とＰ６とが直列に接続された抵抗素子が形成されている。単位セルＰ１においては、図５に示すように直線状の部分Ｅ１〜Ｅ７が直列に接続されている。

一方、単位セルＰ６においては、図１３に示すように直線状の部分Ｅ１〜Ｅ７が並列に接続されている。このため、直線状の部分Ｅ１〜Ｅ７のそれぞれが約１Ωの抵抗値を有するとすると、単位セルＰ１の第１および第２の端子領域Ｔ１、Ｔ２の間の抵抗値は７Ωであり、単位セルＰ６の第１および第２の端子領域Ｔ１、Ｔ２の間の抵抗値は約０．１４Ωである。

本実施の形態によれば、単位セルＰ１に、単位セルＰ１より抵抗値の小さい単位セルＰ６を直列に接続することができるので、単位セルＰ１の抵抗値を微調整することができる。

（実施の形態５）
図１８は、本発明の実施の形態５における半導体装置の複数の単位セルが第２の抵抗素子の一部を構成している様子を概略的に示す斜視図である。

図１８を参照して、本実施の形態の半導体装置は、配線層ＬＷ１〜ＬＷ５からなる多層配線構造を有している。第２の抵抗素子Ｒ２は配線層ＬＷ１〜ＬＷ５のそれぞれに単位セルＰ１を有している。

配線層ＬＷ１の単位セルＰ１と、配線層ＬＷ２の単位セルＰ１とは、それぞれの第２の端子領域Ｔ２がビアコンタクトＶＣにより互いに電気的に接続されている。また配線層ＬＷ２の単位セルＰ１と、配線層ＬＷ３の単位セルＰ１とは、それぞれの第１の端子領域Ｔ１がビアコンタクトＶＣにより互いに電気的に接続されている。また配線層ＬＷ３の単位セルＰ１と、配線層ＬＷ４の単位セルＰ１とは、それぞれの第２の端子領域Ｔ２がビアコンタクトＶＣにより互いに電気的に接続されている。また配線層ＬＷ４の単位セルＰ１と、配線層ＬＷ５の単位セルＰ１とは、それぞれの第１の端子領域Ｔ１がビアコンタクトＶＣにより互いに電気的に接続されている。

すなわち、多層配線構造の積層構造の積層方向に沿って、１対の第１の端子領域Ｔ１間を結ぶビアコンタクトＶＣと、１対の第２の端子領域Ｔ２間を結ぶビアコンタクトＶＣとが交互に配置されている。

本実施の形態によれば、単位セルＰ１を多層に設けることができるので、半導体基板ＳＢ（図１８において図示せず）の所定の面積の領域上に、より大きな抵抗値を有する第２の抵抗素子Ｒ２を形成することができる。

（実施の形態６）
図１９は、本発明の実施の形態６における半導体装置の構成を示す概略的な回路図である。図１９を参照して、本実施の形態の半導体装置は、比較器（コンパレータ）ＣＭと、梯子抵抗部ＲＬと、スイッチ部ＳＷとを有している。

比較器ＣＭは、入力電位Ｖｉｎと参照電位Ｖｒｅｆとの大小を判定した結果を出力電位Ｖｏｕｔとして出力する機能を有している。

梯子抵抗部ＲＬは、たとえば２０個の抵抗Ｒｃが直列に接続された構成を有している。梯子抵抗部ＲＬの一方端は接地電位Ｖｇｎｄとされ、他方端は一定の電源電位Ｖｃｃとされている。電源電位Ｖｃｃと接地電位Ｖｇｎｄとの間の電位が端子Ｎ１〜Ｎ２０に生じている。梯子抵抗部ＲＬの有する複数の抵抗Ｒｃが互いに等しいことにより、端子Ｎ１〜Ｎ２０のそれぞれの電位は端子Ｎ１〜Ｎ２０の順に一定値ずつ大きくなっている。

スイッチ部ＳＷは、比較器ＣＭの参照電位Ｖｒｅｆの入力部に対して端子Ｎ１〜Ｎ２０のいずれかを選択的に接続する機能を有している。端子Ｎ１〜Ｎ２０のいずれかがスイッチ部ＳＷにより選択されることにより、端子Ｎ１〜Ｎ２０のいずれかの電位が参照電位Ｖｒｅｆとされている。よってスイッチ部ＳＷの切換により参照電位Ｖｒｅｆを同一ステップで増減することができる。

図２０は、本発明の実施の形態６における半導体装置の梯子抵抗部の構成を示す概略的な平面図である。

図２０を参照して、梯子抵抗部ＲＬは、電源電位Ｖｃｃの部分と接地電位Ｖｇｎｄの部分との間に、複数の第１の抵抗素子Ｒ１と、複数の第２の抵抗素子Ｒ２と、通常の配線ＮＷと、曲がった配線ＢＷと、ビアコンタクトＶＣとを有している。梯子抵抗部ＲＬは、複数の第１の抵抗素子Ｒ１と通常の配線ＮＷとがビアコンタクトＶＣにより交互に接続されて一の方向（図中縦方向）に延びる部分を主要部として有している。また梯子抵抗部ＲＬは、この複数の一の方向に延びる部分を互いに接続するために、曲がった配線ＢＷおよび第２の抵抗素子Ｒ２を有している。曲がった配線ＢＷと第２の抵抗素子Ｒ２とは互いに電気的に並列に接続されている。曲がった配線ＢＷの最小線幅寸法ＷＷは、単位セルＰの最小線幅寸法ＷＦ（図５、図７〜図９、図１２〜図１５）よりも大きい。

図２１は、図２０の各第２の抵抗素子が複数の単位セルにより構成されている様子を概略的に示す平面図である。図２０を参照して、上述した他の実施の形態と同様に、第２の抵抗素子Ｒ２は複数の単位セルＰを有している。

図２２は、図２０に対応する概略的な回路図である。
図１９、図２０および図２２を参照して、電源電位Ｖｃｃおよび接地電位Ｖｇｎｄの間の電気的経路が有する電気抵抗は、主には図２０に示す第１および第２の抵抗素子Ｒ１、Ｒ２である。しかしながら図１９に示す端子Ｎ１〜Ｎ２０の間の抵抗Ｒｃのそれぞれが精密に等しくされるためには、厳密には通常の配線ＮＷおよび曲がった配線ＢＷのそれぞれの抵抗ＲＮおよびＲＢ（図２２）の各々も考慮する必要がある。このために梯子抵抗部ＲＬは、第１の抵抗素子Ｒ１および抵抗ＲＮが互いに直列接続されてなる抵抗ＲＸ（図２２）と、第１の抵抗素子Ｒ１に第２の抵抗素子Ｒ２および抵抗ＲＢの並列接続体が直列接続されてなる抵抗ＲＹ（図２２）とが、共に抵抗Ｒｃ（図１９）と等しくなるように形成されている。

図２３は、図２２の回路図の一部において電流が流れる様子を示す説明図である。図２３を参照して、第１の抵抗素子Ｒ１を通過した電流Ｉ１は、第２の抵抗素子Ｒ２を流れる電流Ｉ２と、曲がった配線ＢＷを流れる電流ＩＢとに分流されている。よって第２の抵抗素子Ｒ２を流れる電流Ｉ２は、電流Ｉ１に比して抵抗ＲＢに分流された電流ＩＢだけ小さくなっている。このため曲がった配線ＢＷに分流がなされずに第２の抵抗素子Ｒ２に電流Ｉ１の全てが流される場合に比して、第２の抵抗素子Ｒ２に生じる電流マイグレーションやストレスマイグレーションは抑制されている。

また電流ＩＢが流れる配線である曲がった配線ＢＷは、最小線幅寸法ＷＷを有している。この最小線幅寸法ＷＷが第１の抵抗素子Ｒ１の線幅寸法よりも大きな寸法を有しているため、曲がった配線ＢＷは第２の抵抗素子Ｒ２に比して、電流マイグレーションやストレスマイグレーションに対して強い構造を有している。このため曲がった配線ＢＷにおいて電流マイグレーションやストレスマイグレーションが発生することが抑制されている。

本実施の形態によれば、図２０に示すように、通常の配線ＮＷと曲がった配線ＢＷとが併用されることにより、電源電位Ｖｃｃの部分と接地電位Ｖｇｎｄの部分との間の電流経路が蛇行するように形成されている。これにより、電源電位Ｖｃｃの部分と接地電位Ｖｇｎｄの部分との間の電流経路が単純に一の方向に延びている場合に比して、梯子抵抗部ＲＬを小さな寸法範囲内に収めることができる。

上記の曲がった配線ＢＷは通常の配線ＮＷとパターン形状が異なるため、曲がった配線ＢＷの抵抗ＲＢと通常の配線ＮＷの抵抗ＲＮとには一般に相違が生じる。この相違は、実施の形態１において説明したように、第２の抵抗素子Ｒ２の抵抗値によって精密かつ安定に補正することができる。このため、図１９に示すように端子Ｎ１〜Ｎ２０の間の抵抗Ｒｃを同一にすることができるので、スイッチ部ＳＷの切換により参照電位Ｖｒｅｆを同一ステップで増減することができる。よって比較器ＣＭが同一ステップで増減される参照電位Ｖｒｅｆを参照することができる。

また、図２３に示すように、第２の抵抗素子Ｒ２を流れる電流Ｉ２は電流Ｉ１に比して電流ＩＢだけ小さくなっているため、第２の抵抗素子Ｒ２に生じる電流マイグレーションやストレスマイグレーションを抑制することができる。この電流ＩＢが流される曲がった配線ＢＷは、第１の抵抗素子Ｒ１の最小線幅寸法ＷＦよりも大きな最小線幅寸法ＷＷを有しているため、電流マイグレーションやストレスマイグレーションに対して強い構造を有している。このため曲がった配線ＢＷにおける電流マイグレーションやストレスマイグレーションの発生を抑制することができる。よって、第２の抵抗素子Ｒ２および曲がった配線ＢＷの全体として、電流マイグレーションやストレスマイグレーションが発生することを抑制することができる。

上記実施の形態１〜６においては、正方形状の外縁を有する単位セルＰが用いられる場合について説明した。本発明における単位セルは、この単位セルＰに限定されるものではなく、図２４に示すように任意の長方形状の外縁を有する単位セルＰＲであってもよい。単位セルＰＲの外縁が正方形状ではない場合、９０°回転によるパターンの変換（図６）は行なえないが、１８０°回転によるパターンの変換は行なうことができる。

なお「正方形状」とは、長方形状のすべての辺が等しい特別な場合の形状を意味している。すなわち「長方形状」とは「正方形状」を含む概念である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、抵抗素子を有する半導体装置に特に有利に適用され得る。

本発明の実施の形態１における半導体装置の構成を概略的に示す部分平面図である。図１のＩＩ−ＩＩ線に沿った概略的な部分断面図である。図１の構成に対応する回路図である。本発明の実施の形態１における半導体装置の第２の抵抗素子が複数の単位セルにより構成されている様子を概略的に示す平面図である。本発明の実施の形態１における半導体装置の第２の抵抗素子の単位セルの一種である第１の単位セルを概略的に示す平面図である。本発明の実施の形態１における一の種類の単位セルのパターンから他の種類の単位セルのパターンを生成する方法の説明図である。本発明の実施の形態１における半導体装置の第２の抵抗素子の単位セルである第２の単位セルを概略的に示す平面図である。本発明の実施の形態１における半導体装置の第２の抵抗素子の単位セルである第３の単位セルを概略的に示す平面図である。本発明の実施の形態１における半導体装置の第２の抵抗素子の単位セルである第４の単位セルを概略的に示す平面図である。本発明の実施の形態１における複数の単位セルが第２の抵抗素子の一部を構成している様子を概略的に示す平面図である。本発明の実施の形態２における半導体装置の第２の抵抗素子を構成する複数の単位セルの一部を概略的に示す平面図である。本発明の実施の形態３における半導体装置の第２の抵抗素子の単位セルの一種である第５の単位セルを模式的に示す平面図である。本発明の実施の形態３における半導体装置の第２の抵抗素子の単位セルの一種である第６の単位セルを概略的に示す平面図である。本発明の実施の形態３における半導体装置の第２の抵抗素子の単位セルの一種である第７の単位セルを概略的に示す平面図である。本発明の実施の形態３における半導体装置の第２の抵抗素子の単位セルの一種である第８の単位セルを概略的に示す平面図である。本発明の実施の形態３における半導体装置の複数の単位セルが第２の抵抗素子の一部を構成している様子を概略的に示す平面図である。本発明の実施の形態４における半導体装置の複数の単位セルが第２の抵抗素子の一部を構成している様子を概略的に示す平面図である。本発明の実施の形態５における半導体装置の複数の単位セルが第２の抵抗素子の一部を構成している様子を概略的に示す斜視図である。本発明の実施の形態６における半導体装置の構成を示す概略的な回路図である。本発明の実施の形態６における半導体装置の梯子抵抗部の構成を示す概略的な平面図である。図２０の各第２の抵抗素子が複数の単位セルにより構成されている様子を概略的に示す平面図である。図２０に対応する概略的な回路図である。図２２の回路図の一部において電流が流れる様子を示す説明図である。本発明における半導体装置の第２の抵抗素子が有する長方形状の単位セルのパターンから他の種類の単位セルのパターンを生成する方法の説明図である。

符号の説明

ＢＷ曲がった配線、ＣＭ比較器、ＣＷコンタクト配線、Ｅ１〜Ｅ７直線状の部分、Ｆ１第１の薄膜、Ｆ２第２の薄膜、ＩＬ層間絶縁膜、ＩＰ絶縁部、ＬＰ線状領域、Ｎ１〜Ｎ２０端子、ＮＷ通常の配線、Ｐ，ＰＲ単位セル、Ｐ１〜Ｐ８第１〜第８の単位セル、Ｒ１第１の抵抗素子、Ｒ２第２の抵抗素子、ＲＬ梯子抵抗部、Ｓスペースパターン、ＳＡ半導体装置、ＳＢ半導体基板、ＳＷスイッチ部、Ｔ１第１の端子領域、Ｔ２第２の端子領域、ＶＣビアコンタクト。

Claims

半導体基板と、前記半導体基板上に設けられ、かつ互いに電気的に直列接続された第１および第２の抵抗素子とを備えた半導体装置であって、
前記第１の抵抗素子は第１のシート抵抗を有する第１の薄膜を含み、
前記第２の抵抗素子は複数の単位セルを含み、
前記複数の単位セルのそれぞれは、同一の長方形状によって外縁が区画された平面パターンであって、
前記長方形状の第１の角部に位置する第１の端子領域と、前記第１の角部と前記長方形状の対角線に沿って対向する第２の角部に位置する第２の端子領域と、前記第１および第２の端子領域を互いに繋ぐ線状領域とに設けられ、かつ第１のシート抵抗よりも小さい第２のシート抵抗を有する第２の薄膜と、
前記長方形状の第３および第４の角部を含むよう設けられた絶縁部とを含み、
前記複数の単位セルは、互いに隣り合う前記複数の単位セルが前記長方形状の１辺を共有するように配置されることにより、一体となった平面パターンを構成している、半導体装置。
前記線状領域の最小線幅よりも大きな最小線幅を有し、かつ前記第２の抵抗素子と電気的に並列接続された配線をさらに備えた、請求項１に記載の半導体装置。
前記複数の単位セルの少なくとも１つが有する前記第２の薄膜はスペースパターンを介して繰り返し配置された複数の直線状の部分を有し、前記複数の直線状の部分は前記第１および第２の端子領域の間に単一の電気的経路を形成するように互いに接続されている、請求項１または２に記載の半導体装置。
前記複数の単位セルの少なくとも１つが有する前記第２の薄膜はスペースパターンを介して繰り返し配置された複数の直線状の部分を有し、前記複数の直線状の部分の少なくとも１対が互いに電気的に並列に接続されている、請求項１〜３のいずれかに記載の半導体装置。
前記長方形状が正方形状である、請求項１〜４のいずれかに記載の半導体装置。