JP2007053135A - ネットワーク抵抗器 - Google Patents
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Abstract
【課題】
素子数が増えても長大化することなく基板上のパターン領域や部品実装領域が制限されない配線自由度の高いネットワーク抵抗器を提供する。
【解決手段】
方形状の第1の絶縁基板上に所定間隔で配設された複数の第1の抵抗素子と、第1抵抗素子の両端にそれぞれ接続され、絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第1の電極とを有する第1の抵抗器と、第1の絶縁基板と略同一の第2の絶縁基板上に所定間隔で配設された複数の第2の抵抗素子と、第2の抵抗素子の両端にそれぞれ接続され、絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第2の電極とを有する第2の抵抗器とを具備し、第1の抵抗素子と第2の抵抗素子とが互いに直交するように第1の抵抗器の下に第2の抵抗器を積層する。
【選択図】 図1
素子数が増えても長大化することなく基板上のパターン領域や部品実装領域が制限されない配線自由度の高いネットワーク抵抗器を提供する。
【解決手段】
方形状の第1の絶縁基板上に所定間隔で配設された複数の第1の抵抗素子と、第1抵抗素子の両端にそれぞれ接続され、絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第1の電極とを有する第1の抵抗器と、第1の絶縁基板と略同一の第2の絶縁基板上に所定間隔で配設された複数の第2の抵抗素子と、第2の抵抗素子の両端にそれぞれ接続され、絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第2の電極とを有する第2の抵抗器とを具備し、第1の抵抗素子と第2の抵抗素子とが互いに直交するように第1の抵抗器の下に第2の抵抗器を積層する。
【選択図】 図1
Description
本発明は、ネットワーク抵抗器に関し、特に、素子数が増えても長大化することなく基板上のパターン領域や部品実装領域が制限されない配線自由度の高いネットワーク抵抗器に関する。
近年の電子機器の小型化に伴って、電子機器の電装部を構成するプリント基板上に実装される各種電子部品についても高密度実装化が進んでいる。
これらの電子部品のうちでも、表面実装型の複数のチップ抵抗を1チップ化したネットワーク抵抗器と呼ばれる表面実装部品の使用頻度が高まっている。
通常のネットワーク抵抗器は、複数の抵抗素子を並列に並べているため、素子数が増えると形状が長大化し、基板上のパターン領域や部品実装領域が制限されるという課題がある。
そこで、特許文献1には、シングルインライン形の配線自由度の高さを維持したまま、表面実装型でかつ、低背形・微小端子ピッチ形状のネットワーク電子部品が提案されている。
特開平02−132813号公報
上記特許文献1に示される提案は、リード端子を曲げ加工、割りスナップ加工、打ち抜き成形あるいはエッチング等により成形した新しい構造のリード端子に抵抗体等の素体基板を挿入し、素体基板上の端子用導体とリード端子とを接続することで表面実装型で、かつ低背形・微小端子ピッチ形状のネットワーク電子部品を実現するように構成されたものである。
しかしながら上記特許文献1に示される電子部品は、複数の抵抗体が並列に並べられて構成されたものであり、複数の抵抗体を上下の複数段に複数配置して素子数が増えても長大化を抑えるような構成は提案されていない。
そこで、本発明は、素子数が増えても長大化することなく基板上のパターン領域や部品実装領域が制限されない配線自由度の高いネットワーク抵抗器を提供することを目的とする。
上記目的を達成するため、請求項1の発明のネットワーク抵抗器は、方形状の第1の絶縁基板上に所定間隔で配設された複数の第1の抵抗素子と、前記第1抵抗素子の両端にそれぞれ接続され、前記絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第1の電極とを有する第1の抵抗器と、前記第1の絶縁基板と略同一の第2の絶縁基板上に所定間隔で配設された複数の第2の抵抗素子と、前記第2の抵抗素子の両端にそれぞれ接続され、前記絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第2の電極とを有する第2の抵抗器とを具備し、前記第1の抵抗素子と前記第2の抵抗素子とが互いに直交するように前記第1の抵抗器の下に前記第2の抵抗器を積層したことを特徴とする。
また、請求項2の発明のネットワーク抵抗器は、請求項1の発明において、前記第2の抵抗素子の電極幅が前記第1の抵抗素子の電極幅よりも小さく、前記第2の抵抗素子の電極間隔が前記第1の抵抗素子の電極間隔よりも狭いことを特徴とする。
また、請求項3の発明のネットワーク抵抗器は、請求項1または2の発明において、前記第1の絶縁基板と前記第2の絶縁基板との間に導体層を設け、前記導体層は、グランドに接続されることを特徴とする。
また、請求項4の発明のネットワーク抵抗器は、請求項1乃至3の発明において、前記第1の抵抗素子の抵抗値と前記第2の抵抗素子の抵抗値とが異なる値を有することを特徴とする。
また、請求項5の発明のネットワーク抵抗器は、請求項1乃至4のいずれかの発明において、前記第1の電極は、前記第1の抵抗器および第2の抵抗器の側面に沿って該第2の抵抗器の下面に延び、前記第2の電極は、前記第2の抵抗器の側面に沿って該第2の抵抗器の下面に延びることを特徴とする。
この発明のネットワーク抵抗器によれば、方形状の第1の絶縁基板上に所定間隔で配設された複数の第1の抵抗素子と、第1抵抗素子の両端にそれぞれ接続され、絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第1の電極とを有する第1の抵抗器と、第1の絶縁基板と略同一の第2の絶縁基板上に所定間隔で配設された複数の第2の抵抗素子と、第2の抵抗素子の両端にそれぞれ接続され、絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第2の電極とを有する第2の抵抗器とを具備し、第1の抵抗素子と第2の抵抗素子とが互いに直交するように第1の抵抗器の下に第2の抵抗器を積層したので基板へ抵抗を実装する際の部品点数を削減することができるとともに効率的な信号配線が可能となる。
また、形状の小型化により省スペース、高密度化が図れる。
また、第1の抵抗器と第2の抵抗器との製造工程の共通化が図れる。
また、第1の抵抗器と第2の抵抗器との間に基板上のグランドと接続可能な導体を備えるのでネットワーク抵抗器内でのクロストークが低減できるという効果を奏する。
以下、本発明に係わるネットワーク抵抗器の一実施例について添付図面を参照して詳細に説明する。
図1は、本発明に係わるネットワーク抵抗器100の構成を示す構成図である。
図1において、図1(a)はネットワーク抵抗器100の外観を示す斜視図であり、図1(b)はネットワーク抵抗器100の要部を示す平面図である。
図1(a)及び(b)に示すように、本発明に係わるネットワーク抵抗器100は、複数の抵抗素子が上下2段の各方形状のセラミック部材3a、3bの絶縁基板上に所定の間隔で配置され、上段のセラミック部材3a上に配置された複数の抵抗素子、例えば抵抗素子5−1、抵抗素子5−2、抵抗素子5−3、抵抗素子5−4(以下、総称して「抵抗素子5−n」という。)の端子方向と下段のセラミック部材3b上に配置された後述する複数の抵抗素子、例えば抵抗素子6−1、抵抗素子6−2、抵抗素子6−2、抵抗素子6−4(以下、総称して「抵抗素子6−n」という。)の端子方向とが直交に配置されている。
上段のセラミック部材3a上に配置された抵抗素子5−1は電極1−1aと電極1−1bとに接続され、抵抗素子5−2が電極1−2aと電極1−2bとに接続され、抵抗素子5−3が電極1−3aと電極1−3bとに接続され、抵抗素子5−4が電極1−4aと電極1−4bとに接続されて第1の抵抗器を形成し、各電極はセラミック部材3aの縁部で下方に折り曲げられ下段のセラミック部材3bの下面まで延びている。
また、下段のセラミック部材3b上に所定の間隔で配置された抵抗素子6−1は電極2−1aと電極2−1bとに接続され、抵抗素子6−2が電極2−2aと電極2−2bとに接続され、抵抗素子6−3が電極2−3aと電極2−3bとに接続され、抵抗素子6−4が電極2−4aと電極2−4bとに接続されて第2の抵抗器を形成し、各電極はセラミック部材3bの縁部で下方に折り曲げられセラミック部材3bの下面まで延びている。
また、上段のセラミック部材3a上に配置された抵抗素子5−nは、保護膜4aにより覆われて保護され、下段のセラミック部材3b上に配置された抵抗素子6−nは、保護膜4bにより覆われて保護されている。
図2は、ネットワーク抵抗器100を構成する各段の第1の抵抗器及び第2の抵抗器のセラミック部材3a、3b上に配置された抵抗素子5−n、抵抗素子6−nと各抵抗素子と接続された電極の配置の詳細を示す図であり、図2(a)は上段の第1の抵抗器のセラミック部材3a上に配置された抵抗素子5−nと各抵抗素子を接続された電極の配置を示す図、図2(b)は下段の第2の抵抗器のセラミック部材3b上に配置された抵抗素子6−nと各抵抗素子を接続された電極の配置を示す図である。
図2(a)に示すように、第1の抵抗器のセラミック部材3a上には電極1−1a、電極1−2a、電極1−3a、電極1−4a(以下、総称して「電極1−na」という。)とそれぞれ対向する位置に電極1−1b、電極1−2b、電極1−3b、電極1−4b(以下、総称して「電極1−nb」という。)がそれぞれ離間されて配置され、電極1−1aと電極1−1bが抵抗皮膜の抵抗素子5−1で接続され、電極1−2aと電極1−2bが抵抗皮膜の抵抗素子5−2で接続され、電極1−3aと電極1−3bが抵抗皮膜の抵抗素子5−3で接続され、電極1−4aと電極1−4bが抵抗皮膜の抵抗素子5−4で接続されている。
また、図2(b)に示すように、第2の抵抗器のセラミック部材3b上には電極2−1a、電極2−2a、電極2−3a、電極2−4a(以下、総称して「電極2−na」という。)とそれぞれ対向する位置に電極2−1b、電極2−2b、電極2−3b、電極2−4b(以下、総称して「電極2−nb」という。)がそれぞれ離間されて配置され、電極2−1aと電極2−1bが抵抗皮膜の抵抗素子6−1で接続され、電極2−2aと電極2−2bが抵抗皮膜の抵抗素子6−2で接続され、電極2−3aと電極2−3bが抵抗皮膜の抵抗素子6−3で接続され、電極2−4aと電極2−4bが抵抗皮膜の抵抗素子6−4で接続されている。
また、上下段に配置された第1の抵抗器の抵抗素子5−n及び第2の抵抗器の抵抗素子6−nとそれぞれ接続された電極1−na及び電極1−nb、電極2−na及び電極2−nbは、図2(a)及び図2(b)に示すように、第1の抵抗器の抵抗素子5−nとそれぞれ接続された電極1−na及び電極1−nbで形成される端子方向と第2の抵抗器の抵抗素子6−nとそれぞれ接続された電極2−na及び電極2−nbで形成される端子方向とが直交に配置されている。
また、第1の抵抗器のセラミック部材3a上の抵抗素子5−nとそれぞれ接続された電極1−na及び電極1−nbと、第2の抵抗器のセラミック部材3b上の抵抗素子6−nとそれぞれ接続された電極2−na及び電極2−nbとは、第1の抵抗器と第2の抵抗器を重ねてネットワーク抵抗器100を構成した時に電極1−na及び電極1−nb、電極2−na及び電極2−nbがネットワーク抵抗器100を実装する基板上のフットプリントに接続できるように、ネットワーク抵抗器100の下端部まで到達する長さをそれぞれ有している。
このように、ネットワーク抵抗器100は、複数の抵抗素子を上下2段に配置し、上段の抵抗素子と下段の抵抗素子とが互いに直交するように配置されているので基板上へ抵抗素子を実装する際の部品点数を削減することができるとともに効率的な信号配線が可能となる。
なお、図1で示したネットワーク抵抗器100では、上下2段にそれぞれ4個の抵抗素子を配置した例を示したが、抵抗素子の数は特に限定されるものではない。
また、ネットワーク抵抗器100では、上段の抵抗素子の電極幅と下段の抵抗素子の電極幅とが等しい場合を想定して説明したが、上段の抵抗素子の電極幅と下段の抵抗素子の電極幅とが異なっていてもよい。
図3は、下段の抵抗素子と接続された電極の幅を上段の抵抗素子と接続された電極の幅よりも小さくし、下段の抵抗素子の電極間隔を狭く配置したネットワーク抵抗器200の一例を示す図である。
なお、ネットワーク抵抗器200は、図1で示したネットワーク抵抗器100と同様に上段に4個の抵抗素子が所定の間隔で配置され、また下段に4個の抵抗素子が所定の間隔で配置されて、上段の抵抗素子と下段の抵抗素子とが互いに直交する方向で配置されており、図3はネットワーク抵抗器200の下段側から見た要部の底面図を示している。
また、図3に示すネットワーク抵抗器200において、ネットワーク抵抗器100と同様な構成部分についてはネットワーク抵抗器100の符号と同一の符号が付してある。
図3に示すように、ネットワーク抵抗器200の図示せぬ上段の第1の抵抗器のセラミック部材3a上に配置された抵抗素子5−1が電極1−1aと電極1−1bとに接続され、抵抗素子5−2が電極1−2aと電極1−2bとに接続され、抵抗素子5−3が電極1−3aと電極1−3bとに接続され、抵抗素子5−4が電極1−4aと電極1−4bとに接続されており、各電極の幅がそれぞれ「X」、各電極の間隔がそれぞれ「L」の長さで配置されている。
また、下段の第2の抵抗器のセラミック部材3b上に配置された図示せぬ抵抗素子6−1が電極2−1aと電極2−1bとに接続され、抵抗素子6−2が電極2−2aと電極2−2bとに接続され、抵抗素子6−3が電極2−3aと電極2−3bとに接続され、抵抗素子6−4が電極2−4aと電極2−4bとに接続されており、各電極の幅が「Y」、各電極の間隔が「M」の長さで配置されている。
また、図示せぬ上段の第1の抵抗器の抵抗素子5−1、抵抗素子5−2、抵抗素子5−3、抵抗素子5−4及び下段の第2の抵抗器の抵抗素子6−1、抵抗素子6−2、抵抗素子6−3、抵抗素子6−4は、保護膜によりそれぞれ覆われて保護されている。
また、上段の第1の抵抗器のセラミック部材3a上の各抵抗素子とそれぞれ接続された電極1−1a、電極1−2a、電極1−3a、電極1−4a、電極1−1b、電極1−2b、電極1−3b、電極1−4b及び下段の第2の抵抗器のセラミック部材3b上の各抵抗素子とそれぞれ接続された電極2−1a、電極2−2a、電極2−3a、電極2−4a、電極2−1b、電極2−2b、電極2−3b、電極2−4bは、第1の抵抗器と第2の抵抗器を重ねてネットワーク抵抗器200を構成した時に各電極がネットワーク抵抗器200を実装する基板上のフットプリントに接続できるように、ネットワーク抵抗器200の下端部まで到達する長さをそれぞれ有している。
このように構成されたネットワーク抵抗器200は、下段の抵抗素子の電極幅を上段の抵抗素子の電極幅よりも小さくし、下段の抵抗素子の電極間隔を狭くすることで従来のネットワーク抵抗器と同一形状と大きさであってもより多くの抵抗素子を実装させることができる。
図4は、所定の間隔で複数の抵抗素子が配置された上段の第1の抵抗器のセラミック部材3aと下段の第2の抵抗器のセラミック部材3bとの間に基板上のグランドに接続可能な導体層を設けたネットワーク抵抗器300の一例を示す図である。
図4(a)は、ネットワーク抵抗器300の構成を示す斜視図であり、図4(b)は、図4(a)で示したネットワーク抵抗器300の下段の第2の抵抗器の下面側から見た要部の底面図である。
なお、ネットワーク抵抗器300は、上段の第1の抵抗器のセラミック部材3aと下段の第2の抵抗器のセラミック部材3bとの間にグランドに接続された導体層を設けた他は、図1及び図3で示したネットワーク抵抗器100、ネットワーク抵抗器200と同様に構成されており、ネットワーク抵抗器100及びネットワーク抵抗器200と同様な構成部分についてはネットワーク抵抗器100及びネットワーク抵抗器200に付した符号と同一の符号が付されている。
図4(a)及び図4(b)に示すように、ネットワーク抵抗器300は、図示せぬ複数の抵抗素子を上下2段の方形のセラミック部材3a、3b上にそれぞれ配置し、上段のセラミック部材3a上に配置された各抵抗素子の端子方向と下段のセラミック部材3b上に配置された各抵抗素子の端子方向とが直交に配置されている。
また、上段のセラミック部材3a上に配置された各抵抗素子は、電極1−1aと電極1−1b、電極1−2aと電極1−2b、電極1−3aと電極1−3b、電極1−4aと電極1−4bにそれぞれ接続されて第1の抵抗器を形成し、下段のセラミック部材3b上に配置された各抵抗素子は、電極2−1aと電極2−1b、電極2−2aと電極2−2b、電極2−3aと電極2−3b、電極2−4aと電極2−4bにそれぞれ接続されて第2の抵抗器を形成している。
また、上段の第1の抵抗器の抵抗素子は、保護膜4aにより覆われて保護され、下段の第2の抵抗器の抵抗素子は、保護膜4bにより覆われて保護されている。
また、ネットワーク抵抗器300は、下段の第2の抵抗器の抵抗素子を保護する保護膜4bの上にセラミック部材3cが積層され、更にセラミック部材3cの上に導体層7が積層され、導体層7の上に上段の第1の抵抗器のセラミック部材3aが積層されて構成されている。
導体層7は、ネットワーク抵抗器300を実装する基板上のグランドプレーンに接続しているフットプリントとの半田接続を可能とするように端子8と接続されている。
このように、セラミック部材3a上に所定の間隔で複数の抵抗素子が配置された上段の第1の抵抗器とセラミック部材3b上に所定の間隔で複数の抵抗素子が配置された下段の第2の抵抗器との間にグランドに接続された導体層7を設けたので第1の抵抗器と第2の抵抗器との間のクロストークを低減することができる。
ここで、これまで述べた本発明に係わるネットワーク抵抗器100、ネットワーク抵抗器200、ネットワーク抵抗器300を基板上に実装配置させる場合の一例と、製造する方法の一例について説明する。
図5は、ネットワーク抵抗器100、ネットワーク抵抗器200、ネットワーク抵抗器300を基板上に実装配置させる場合の一例を示す図であり、図6は、ネットワーク抵抗器100、ネットワーク抵抗器200、ネットワーク抵抗器300を製造する方法の一例を示す図である。
図5において、図5(a)は本発明に係わるネットワーク抵抗器100、ネットワーク抵抗器200、ネットワーク抵抗器300を45度傾けて配置した場合の一例を示す図であり、図5(b)は従来の複数のネットワーク抵抗器を並行して配置した場合の一例を示す図である。
また、図6において、図6(a)は本発明に係わるネットワーク抵抗器100、ネットワーク抵抗器200、ネットワーク抵抗器300の上段の第1の抵抗器の製造工程を示す図であり、図6(b)は本発明に係わるネットワーク抵抗器100、ネットワーク抵抗器200、ネットワーク抵抗器300の下段の第2の抵抗器の製造工程を示す図である。
図5(a)に示すように本発明に係わるネットワーク抵抗器100、ネットワーク抵抗器200、ネットワーク抵抗器300を実装する基板上に45度傾けて配置することで図5(b)に示すような従来の複数のネットワーク抵抗器を並行して配置した場合と比べて省スペース化を図ることができる。
また、図6(a)に示すように、セラミック部材3a上に配置された複数の抵抗素子とそれぞれ接続され、セラミック部材3aの縁部で下方に折り曲げられ下段の第2の抵抗器のセラミック部材3bの下面まで届くように延ばした長い電極1−1a、電極1−2a、電極1−3a、電極1−4a、電極1−1b、電極1−2b、電極1−3b、電極1−4bで構成された本発明に係わるネットワーク抵抗器100、ネットワーク抵抗器200、ネットワーク抵抗器300の上段の第1の抵抗器の形状を始めに製造し、次に図6(b)に示すように第1の抵抗器の各電極1−1a、電極1−2a、電極1−3a、電極1−4a、電極1−1b、電極1−2b、電極1−3b、電極1−4bの長さを各ネットワーク抵抗器100、200、300の下段の第2の抵抗器を構成する形状に切断加工することで各ネットワーク抵抗器の上段の第1の抵抗器の形状を下段の第2の抵抗器に転用することができ、製造工程の共通化を図ることができるようになる。
1−1a、1−2a、1−3a、1−4a、1−1b、1−2b、1−3b、1−4b、1−na、1−nb 電極(上段)
2−1a、2−2a、2−3a、2−4a、2−1b、2−2b、2−3b、2−4b、2−na、2−nb 電極(下段)
3a セラミック部材(上段)
3b セラミック部材(下段)
4a 保護膜(上段)
4b 保護膜(下段)
5−1、5−2、5−3、5−4 抵抗素子(上段)
6−1、6−2、6−3、6−4 抵抗素子(下段)
7 導体
8 端子
100、200、300 ネットワーク抵抗器
2−1a、2−2a、2−3a、2−4a、2−1b、2−2b、2−3b、2−4b、2−na、2−nb 電極(下段)
3a セラミック部材(上段)
3b セラミック部材(下段)
4a 保護膜(上段)
4b 保護膜(下段)
5−1、5−2、5−3、5−4 抵抗素子(上段)
6−1、6−2、6−3、6−4 抵抗素子(下段)
7 導体
8 端子
100、200、300 ネットワーク抵抗器
Claims (5)
- 方形状の第1の絶縁基板上に所定間隔で配設された複数の第1の抵抗素子と、前記第1抵抗素子の両端にそれぞれ接続され、前記絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第1の電極とを有する第1の抵抗器と、
前記第1の絶縁基板と略同一の第2の絶縁基板上に所定間隔で配設された複数の第2の抵抗素子と、前記第2の抵抗素子の両端にそれぞれ接続され、前記絶縁基板の縁部で下方に折り曲げ、下方に延びる複数の第2の電極とを有する第2の抵抗器と
を具備し、
前記第1の抵抗素子と前記第2の抵抗素子とが互いに直交するように前記第1の抵抗器の下に前記第2の抵抗器を積層した
ことを特徴とするネットワーク抵抗器。 - 前記第2の抵抗素子の電極幅が前記第1の抵抗素子の電極幅よりも小さく、前記第2の抵抗素子の電極間隔が前記第1の抵抗素子の電極間隔よりも狭い
ことを特徴とする請求項1記載のネットワーク抵抗器。 - 前記第1の絶縁基板と前記第2の絶縁基板との間に導体層を設け、
前記導体層は、グランドに接続される
ことを特徴とする請求項1または2記載のネットワーク抵抗器。 - 前記第1の抵抗素子の抵抗値と前記第2の抵抗素子の抵抗値とが異なる値を有する
ことを特徴とする請求項1乃至3記載のネットワーク抵抗器。 - 前記第1の電極は、
前記第1の抵抗器および第2の抵抗器の側面に沿って該第2の抵抗器の下面に延び、
前記第2の電極は、
前記第2の抵抗器の側面に沿って該第2の抵抗器の下面に延びる
ことを特徴とする請求項1乃至4のいずれかに記載のネットワーク抵抗器。
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ID=37917398
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KR101058606B1 (ko) * | 2009-09-04 | 2011-08-22 | 삼성전기주식회사 | 어레이 타입 칩 저항기 |
US8179226B2 (en) | 2009-09-04 | 2012-05-15 | Samsung Electro-Mechanics Co., Ltd. | Array type chip resistor |
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- 2005-08-15 JP JP2005235330A patent/JP2007053135A/ja active Pending
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