KR101751641B1 - 집적 회로 및 집적 회로의 제조 방법 - Google Patents

집적 회로 및 집적 회로의 제조 방법 Download PDF

Info

Publication number
KR101751641B1
KR101751641B1 KR1020160068797A KR20160068797A KR101751641B1 KR 101751641 B1 KR101751641 B1 KR 101751641B1 KR 1020160068797 A KR1020160068797 A KR 1020160068797A KR 20160068797 A KR20160068797 A KR 20160068797A KR 101751641 B1 KR101751641 B1 KR 101751641B1
Authority
KR
South Korea
Prior art keywords
layer
interconnect
interconnect pads
pads
thin film
Prior art date
Application number
KR1020160068797A
Other languages
English (en)
Other versions
KR20160070045A (ko
Inventor
유안 타이 성
밍 치 리우
청 엔 주
치아 시웅 차이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160070045A publication Critical patent/KR20160070045A/ko
Application granted granted Critical
Publication of KR101751641B1 publication Critical patent/KR101751641B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H01L28/20—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/06—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
    • H01C17/075—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base by thin film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/006—Thin film resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H01L28/24—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

새로운 집적 회로 및 집적 회로를 제조하는 방법이 제공된다. 집적 회로는 복수의 제 1 상호접속 패드들, 복수의 제 2 상호접속 패드들, 제 1 레벨간 유전체층, 박막 저항기, 및 적어도 2개의 엔드 캡들을 포함한다. 엔드 캡들은 박막 저항기에 대한 커넥터이고, 복수의 제 2 상호접속 패드들과 같은 레벨에 배치된다. 그러므로, 엔드 캡들과 복수의 제 2 상호접속 패드들 간의 전기 접속이 이들의 적접적인 접속에 의해 형성될 수 있다. 상기 언급된 약점들을 극복하기 위해, 박막 저항기를 갖는 집적 회로는 이에 따라 비용 편익 방식으로 만들어질 수 있다.

Description

집적 회로 및 집적 회로의 제조 방법{INTEGRATED CIRCUIT AND MANUFACTURING AND METHOD THEREOF}
본 발명은 반도체 디바이스에 관한 것이다.
박막 저항기(thin film resistor; TFR)는 고정밀 아날로그 및 혼합 신호 애플리케이션의 매우 매력적인 컴포넌트이고, 매운 중요한 기술적 애플리케이션의 전자 회로에 이용되어왔다. TFR은 개별 디바이스의 일부이거나, 또는 복합 하이브리드 회로 또는 집적 회로의 일부일 수도 있다. TFR이 집적 회로의 기존 프로세스 흐름에 통합됨에 따라 특별한 관심이 요구된다.
일반적으로, 집적 회로에 TFR을 제조하는데 있어서, TFR의 물질은 금속 상호접속 레벨에서 기판 웨이퍼 상에서 기화 또는 스퍼터링되고, 그 뒤에 패턴화 및 에칭된다. 이와 같이, TFR은 금속간 유전체(inter-metal dielectric; IMD) 층들 간에 임베딩(embedding)된다. TFR은 전기 접속을 필요로 한다. 그러므로, TFR 그 자체를 형성하고 TFR의 접촉점을 형성하기 위해 2개의 추가의 마스크층들이 요구된다. 따라서, 집적 회로 내에서 TFR들 및 다른 디바이스들의 접속은 위에 놓인 금속 상호접속층에서부터 TFR들의 접촉점으로 만들어진다. TFR의 접촉점은 비아 에칭 동안에 저항기를 보호하도록 요구되고, 상기 비아 에칭은 위에 놓인 금속 상호접속층과 저항기를 접촉하기 위한 공정이다.
그러므로, TFR들을 갖는 집적 회로의 제조 비용은 TFR들에 대한 추가적인 마스크들에 의해 증가된다. 게다가, 제조된 집적 회로의 신뢰성 및 공정 마진은 또한 TFR들을 집적 회로에 통합하도록 요구되는 다수의 퇴적 및 건식/습식 에칭 단계들에 의해 제한된다. 따라서, TFR들을 갖는 집적 회로를 형성하는 구조물 및 방법의 개선이 계속해서 추구된다.
본 발명의 목적은 집적 회로 및 집적 회로를 제조하는 방법을 제공하는 것이다.
새로운 집적 회로 및 집적 회로를 제조하는 방법이 제공된다. 집적 회로는 복수의 제 1 상호접속 패드들, 복수의 제 2 상호접속 패드들, 제 1 레벨간 유전체층, 박막 저항기, 및 적어도 2개의 엔드 캡들을 포함한다. 엔드 캡들은 박막 저항기에 대한 커넥터이고, 복수의 제 2 상호접속 패드들과 같은 레벨에 배치된다. 그러므로, 엔드 캡들과 복수의 제 2 상호접속 패드들 간의 전기 접속이 이들의 적접적인 접속에 의해 형성될 수 있다. 상기 언급된 약점들을 극복하기 위해, 박막 저항기를 갖는 집적 회로는 이에 따라 비용 편익 방식으로 만들어질 수 있다.
본 발명에 따르면, 집적 회로 및 집적 회로를 제조하는 방법을 제공하는 것이 가능하다.
본 발명개시의 실시예들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 실시예들에 따른 집적 회로의 적어도 일부분의 개략도이다.
도 2는 본 발명개시의 다양한 실시예들에 따른 집적 회로의 적어도 일부분의 개략도이다.
도 3은 본 발명개시의 다양한 실시예들에 따른 집적 회로의 적어도 일부분의 개략도이다.
도 4는 본 발명개시의 다양한 실시예들에 따른 집적 회로의 적어도 일부분의 개략도이다.
도 5는 본 발명개시의 다양한 실시예들에 따른 중간 제조 단계에서의 집적 회로의 적어도 일부분의 개략도이다.
도 6은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 5에 도시된 집적 회로의 개략도이다.
도 7은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 6에 도시된 집적 회로의 개략도이다.
도 8은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 7에 도시된 집적 회로의 개략도이다.
도 9는 본 발명개시의 다양한 실시예들에 따라 제조된 집적 회로의 적어도 일부분의 개략도이다.
도 10은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 9에 도시된 집적 회로의 개략도이다.
도 11은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 10에 도시된 집적 회로의 개략도이다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다.
본 명세서에 이용된 단수 형태는, 문맥에서 달리 명시되지 않는 한, 복수의 지시 대상을 포함한다. 그러므로, 예를 들어, 층간 유전체(inter-layer dielectric; ILD) 층에 대한 참조는, 문맥에서 달리 명시되지 않는 한, 2개 이상의 이와 같은 ILD 층들을 갖는 실시예들을 포함한다. 본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는, 그 실시예와 함께 기술된 특정한 피처, 구조물, 또는 특징이 본 발명개시의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 그러므로, 본 명세서 전반에 걸쳐 다양한 장소에서 "일 실시예에서" 또는 "실시예에서" 구절의 출현은 반드시 모두 동일한 실시예를 나타낼 필요는 없다. 더욱이, 특정한 피처, 구조물, 또는 특징은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 다음 도면들은 실척도로 도시된 것이 아니고, 오히려, 이러한 도면들은 오직 예시를 위한 것임을 이해해야 한다.
TFR을 금속간 유전체(IMD) 층에 임베딩하는 종래의 방식이 일반적으로 이용된다. 이것은 제조 동안 리소(Litho)/에칭(Etch) 공정에 대응하는 2개의 추가의 마스크들을 필요로 한다. 그러므로, TFR들을 갖는 집적 회로의 제조 비용은 증가되고, 제조된 집적 회로의 신뢰성 및 공정 마진은 또한 제한된다. 이것과 관련하여, 집적 회로 및 집적 회로를 제조하는 방법이 본 발명개시의 다양한 실시예들에 따라 제공된다.
도 1은 본 발명개시의 다양한 실시예들에 따른 집적 회로의 적어도 일부분의 개략도이다. 집적 회로는 복수의 제 1 상호접속 패드들(102), 복수의 제 2 상호접속 패드들(106), 제 1 레벨간 유전체층(110), 박막 저항기(112) 및 적어도 2개의 엔드 캡(end-cap)들(114)을 포함한다. 복수의 제 1 상호접속 패드들(102)은 제 1 상호접속 레벨(104)에 배치된다. 복수의 제 2 상호접속 패드들(106)은 제 2 상호접속 레벨(108)에 배치되며, 제 2 상호접속 레벨(108)은 제 1 상호접속 레벨(104) 위에 있다. 제 1 레벨간 유전체층(110)은 제 1 상호접속 레벨(104)과 제 2 상호접속 레벨(108) 사이에 배치된다. 복수의 제 1 상호접속 패드들(102) 및 복수의 제 2 상호접속 패드들(106)은 금속과 같은 전도성 물질로 구성되고, 다양한 전기 전도성 경로에 대응하는 다양한 레이아웃으로 각각 배열된다. 복수의 제 1 상호접속 패드들(102) 및 복수의 제 2 상호접속 패드들(106)은 벌크의 전도성 물질 또는 전도성 물질층의 라미네이션으로 구성될 수 있다. 본 발명개시의 다양한 실시예들에서, 제 2 상호접속 패드들(106)은 제 1 티타늄 질화물(TiN) 층, 알루미늄 구리(AlCu) 층, 제 2 티타늄 질화물(TiN) 층, 및 실리콘 산화질화물(SiON) 층을 포함한다. 알루미늄 구리(AlCu) 층은 제 1 티타늄 질화물(TiN) 층 상에 배치되고, 제 2 티타늄 질화물(TiN) 층은 알루미늄 구리(AlCu) 층 상에 배치되며, 실리콘 산화질화물(SiON) 층은 제 2 티타늄 질화물(TiN) 층 상에 배치된다.
제 1 레벨간 유전체층(110)은 SiO2와 같은 산화물층으로 형성될 수 있다. 더욱 작은 임계 치수를 갖는 진보된 기술에서, 중간 k 유전체 물질, 3.5보다 작은 k를 갖는 로우-k 유전체 물질, 또는 3.0보다 작은 유전 상수 k를 갖는 ELK 유전체 물질과 같은 다양한 레벨간 유전체 물질들이 이용될 수 있다. 예를 들어, 비도핑 실리카 글라스(undoped silica glass; USG), 포스퍼 도핑 실리케이트 글라스(phosphor doped silicate glass; PSG), 플루오린 도핑 실리케이트 글라스(fluorine doped silicate glass; FSG), 붕소 도핑 실리케이트 글라스(boron doped silicate glass; BSG) 층, 또는 붕소 인 도핑 실리케이트 글라스(boron phosphorous-doped silicate glass; BPSG) 층과 같은 레벨간 유전체 물질들이 이용될 수 있다.
박막 저항기(112)는 제 2 상호접속 레벨에 배치된 복수의 제 2 상호접속 패드들 중 2개의 제 2 상호접속 패드들을 전기적으로 접속한다. 도 1에 나타난 바와 같이, 박막 저항기(112) 및 복수의 제 2 상호접속 패드들(106)은 동일 레벨에 배치된다. 박막 저항기(112)는 실리콘 크롬(SiCr)과 같은 박막 저항기 물질을 포함한다. 대안적으로, 박막 저항기(112)는 니켈 크롬(NiCr) 또는 탄탈 질화물(TaN)과 같은 다른 적합한 저항 물질을 포함한다. 박막 저항기(112)의 물질은 원하는 저항기 특성에 기초하여 선택될 수 있다. 박막 저항기(112)는 대략 10 Å 내지 대략 1,000 Å의 두께를 갖는다. 박막 저항기(112)는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, PLD, 다른 적합한 기술, 또는 이들의 조합과 같은 적합한 공정에 의해 형성된다.
도 1에 도시된 바와 같이, 2개의 엔드 캡들(114)은 박막 저항기(112)와 복수의 제 2 상호접속 패드들(106) 중 2개의 제 2 상호접속 패드들 사이에 각각 배치된다. 각각의 엔드 캡(114)은 박막 저항기(112) 및 복수의 제 2 상호접속 패드들(106) 중 하나의 제 2 상호접속 패드 모두와 직접 접촉한다는 것을 유념해야 한다. 엔드 캡(114)은 박막 저항기(112)를 통해서만 전기적으로 결합된다. 다시 말해서, 엔드 캡(114)은 대응하는 제 2 상호접속 패드(106)에 직접 접촉된다. 2개의 엔드 캡들(114)은 각각 박막 저항기(112)의 입력 및 출력이다. 박막 저항기(112)와 제 2 상호접속 패드들(106) 간의 전도성 경로는 관통 비아를 접속하는 대신에 직접 접속에 의해 형성된다. 앞서 언급한 바와 같이, 박막 저항기(112) 및 복수의 제 2 상호접속 패드들(106)이 동일 레벨[제 2 상호접속 레벨(108)]에 배치되기 때문에, 엔드 캡들(114)은 박막 저항기(112)와 복수의 제 2 상호접속 패드들(106) 중 하나의 제 2 상호접속 패드 모두에 각각 직접적으로 접속될 수 있다. 본 발명개시의 다양한 실시예들에서, 엔드 캡들(114)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 텅스텐(TiW), 또는 탄탈 텅스텐(TaW)일 수 있다. 엔드 캡들(114)은, 예를 들어, 대략 100 옹스트롬 내지 1000 옹스트롬의 두께를 가질 수 있다. 엔트 캡들(114)은 또한 박막 저항기(112)가 산화되는 것을 방지할 수 있고, 후속적으로 퇴적되는 콘택 금속들에 대한 접착층을 제공한다.
도 1에 나타난 바와 같이, 본 발명개시의 다양한 실시예들에서, 엔드 캡들(114)은 박막 저항기(112) 위에 배치되고, 각각의 엔드 캡(114)은 복수의 제 2 상호접속 패드들(106) 중 하나의 제 2 상호접속 패드에 의해 각각 커버된다. 따라서, 엔드 캡(114)을 커버하는 제 2 상호접속 패드(106)는, 박막 저항기(112)의 전류 입력 또는 출력에 대한 전도성 경로일 수 있다. 본 발명개시의 다양한 실시예들에서, 집적 회로는 복수의 제 3 상호접속 패드들(118), 제 2 레벨간 유전체층(122), 및 복수의 제 2 비아들(124)을 더 포함한다. 복수의 제 3 상호접속 패드들(118)은 제 3 상호접속 레벨(120) 상에 배치되고, 제 3 상호접속 레벨(120)은 제 2 상호접속 레벨(108) 위에 있다. 복수의 제 3 상호접속 패드들(118)은 금속과 같은 전도성 물질로 구성되고, 다양한 전기 전도 경로를 형성하기 위해 다양한 레이아웃으로 배열된다. 복수의 제 3 상호접속 패드들(118)은 벌크의 전도성 물질 또는 전도성 물질층들의 라미네이션으로 구성될 수 있다. 제 2 레벨간 유전체층(122)은 제 2 상호접속 레벨(108)과 제 3 상호접속 레벨(120) 간에 배치된다. 제 2 레벨간 유전체층(122)은 SiO2와 같은 산화물층으로 형성될 수 있다. 더욱 작은 임계 치수를 갖는 진보된 기술에서, 중간 k 유전체 물질, 3.5보다 작은 k를 갖는 로우-k 유전체 물질, 또는 3.0보다 작은 유전 상수 k를 갖는 ELK 유전체 물질과 같은 다양한 레벨간 유전체 물질들이 이용될 수 있다. 예를 들어, 비도핑 실리카 글라스(USG), 포스퍼 도핑 실리케이트 글라스(PSG), 플루오린 도핑 실리케이트 글라스(FSG), 붕소 도핑 실리케이트 글라스(BSG) 층, 또는 붕소 인 도핑 실리케이트 글라스(BPSG) 층과 같은 레벨간 유전체 물질들이 이용될 수 있다.
제 2 레벨간 유전체층(122)에 배치된 복수의 제 2 비아들(124)은 복수의 제 2 상호접속 패드들(106) 및 복수의 제 3 상호접속 패드들(118)을 각각 접속한다. 각각의 엔드 캡(114)은 복수의 제 2 비아들(124) 중 하나의 제 2 비아를 통해 복수의 제 3 상호접속 패드들(118) 중 하나의 제 3 상호접속 패드에 각각 전기적으로 접속된다. 그러므로, 박막 저항기(112)의 전류 입력/출력의 전도성 경로가 확립된다. 도 1에 나타난 바와 같이, 예를 들어, 전류 신호가 박막 저항기(112)의 좌측 상의 제 3 상호접속 패드(118)에 의해 입력될 수 있고, 그런 다음, 그 전류 신호는 박막 저항기(112)의 좌측 상에 있는 제 2 비아(124), 제 2 상호접속 패드(106) 및 엔드 캡(114), 박막 저항기(112), 박막 저항기(112)의 우측 상에 있는 엔드 캡(114), 제 2 상호접속 패드(106) 및 제 2 비아(124)로 흐르고, 그 전류 신호는 박막 저항기(112)의 우측 상의 제 3 상호접속 패드(118)에 의해 최종적으로 출력된다. 다른 예를 들어, 전류 신호는 또한 박막 저항기(112)의 우측 상의 제 3 상호접속 패드(118)에 의해 입력될 수 있고, 그런 다음, 그 전류 신호는 박막 저항기(112)의 우측 상에 있는 제 2 비아(124), 제 2 상호접속 패드(106) 및 엔드 캡(114), 박막 저항기(112), 박막 저항기(112)의 좌측 상에 있는 엔드 캡(114), 제 2 상호접속 패드(106), 및 제 2 비아(124)로 흐르고, 그 전류 신호는 박막 저항기(112)의 좌측 상의 제 3 상호접속 패드(118)에 의해 최종적으로 출력된다. 게다가, 본 발명개시의 다양한 실시예들에서, 집적 회로는 제 1 레벨간 유전체층(110)에 배치되고, 복수의 제 1 상호접속 패드들(102) 및 복수의 제 2 상호접속 패드들(108)을 각각 접속하는 복수의 제 1 비아들(116)을 더 포함한다. 그러므로, 도 1에 또한 나타난 바와 같이, 박막 저항기(112)를 통과하지 않는 다른 전도성 경로가 또한 제 1 비아(116) 및 제 2 비아(124)에 의해 제 1 상호접속 패드(102), 제 2 상호접속 패드(106), 및 제 3 상호접속 패드(118) 간에 확립될 수 있다.
도 2는 본 발명개시의 다양한 실시예들에 따른 집적 회로의 적어도 일부분의 개략도이다. 집적 회로는 복수의 제 1 상호접속 패드들(102), 복수의 제 2 상호접속 패드들(106), 제 1 레벨간 유전체층(110), 박막 저항기(112), 및 적어도 2개의 엔드 캡들(114)을 포함한다. 상기 요소들의 위치 및 이들 간의 접속은 상기 기술된 것과 유사하므로, 세부 사항은 여기에서 생략된다. 도 2에 나타난 집적 회로와 도 1의 집적 회로 간의 차이는, 각각의 엔드 캡(114)이 복수의 제 1 비아들(116) 중 하나의 제 1 비아를 통해 복수의 제 1 상호접속 패드들(102) 중 하나의 제 1 상호접속 패드에 각각 전기적으로 접속된다는 것이다. 따라서, 박막 저항기(112)의 전류 입력/출력의 다른 전도성 경로가 확립된다. 도 2에 나타난 바와 같이, 예를 들어, 전류 신호는 박막 저항기(112)의 좌측 상의 제 1 상호접속 패드(102)에 의해 입력될 수 있고, 그런 다음, 그 전류 신호는 박막 저항기(112)의 좌측 상에 있는 제 1 비아(116), 제 2 상호접속 패드(106) 및 엔드 캡(114), 박막 저항기(112), 박막 저항기(112)의 우측 상에 있는 엔드 캡(114), 제 2 상호접속 패드(106), 및 제 1 비아(116)로 흐르고, 그 전류 신호는 박막 저항기(112)의 우측 상의 제 1 상호접속 패드(102)에 의해 최종적으로 출력된다. 다른 예를 들어, 전류 신호는 또한 박막 저항기(112)의 우측 상의 제 1 상호접속 패드(102)에 의해 입력될 수 있고, 그런 다음, 그 전류 신호는 박막 저항기(112)의 우측 상에 있는 제 1 비아(116), 제 2 상호접속 패드(106) 및 엔드 캡(114), 박막 저항기(112), 박막 저항기(112)의 좌측 상에 있는 엔드 캡(114), 제 2 상호접속 패드(106), 및 제 1 비아(116)로 흐르고, 그 전류 신호는 박막 저항기(112)의 좌측 상의 제 1 상호접속 패드(102)에 의해 최종적으로 출력된다.
도 3은 본 발명개시의 다양한 실시예들에 따른 집적 회로의 적어도 일부분의 개략도이다. 집적 회로는 복수의 제 1 상호접속 패드들(102), 복수의 제 2 상호접속 패드들(106), 제 1 레벨간 유전체층(110), 박막 저항기(112), 및 적어도 2개의 엔드 캡들(114)을 포함한다. 상기 요소들의 위치 및 이들 간의 접속은 상기 기술된 것과 유사하므로, 세부 사항은 여기에서 생략된다. 도 3에 나타난 집적 회로와 도 1의 집적 회로 간의 차이는, 엔드 캡들(114)이 박막 저항기(112) 밑에 배치되고, 각각의 엔드 캡(114)이 복수의 제 2 상호접속 패드들(106) 중 하나의 제 2 상호접속 패드 위에 각각 배치된다는 것이다. 도 3에 나타난 바와 같이, 본 발명개시의 다양한 실시예들에서, 제 1 레벨간 유전체층(110)에 배치된 복수의 제 1 비아들(116)은 복수의 제 1 상호접속 패드들(102) 및 복수의 제 2 상호접속 패드들(106)을 각각 접속하며, 각각의 엔드 캡(114)은 복수의 제 1 비아들(116) 중 하나의 제 1 비아를 통해 복수의 제 1 상호접속 패드들(102) 중 하나의 제 1 상호접속 패드에 각각 전기적으로 접속된다. 엔드 캡(114)은 (도 1 및 도 2에 도시된 바와 같이) 제 2 상호접속 패드들(106)에 의해 커버되는 대신에, 복수의 제 2 상호접속 패드들(106) 중 2개의 제 2 상호접속 패드들 상에 배치된다. 본 발명개시의 다양한 실시예들에서, 제 2 상호접속 패드(106)는 알루미늄 구리(AlCu) 층, 및 알루미늄 구리(AlCu) 층 상에 배치된 티타늄 질화물(TiN) 층을 포함한다. 따라서, 박막 저항기(112)의 전류 입력/출력의 다른 전도성 경로가 확립된다. 도 3에 나타난 바와 같이, 예를 들어, 전류 신호는 박막 저항기(112)의 좌측 상의 제 1 상호접속 패드(102)에 의해 입력될 수 있고, 그런 다음, 그 전류 신호는 박막 저항기(112)의 좌측 상에 있는 제 1 비아(116), 제 2 상호접속 패드(106) 및 엔드 캡(114), 박막 저항기(112), 박막 저항기(112)의 우측 상에 있는 엔드 캡(114), 제 2 상호접속 패드(106) 및 제 1 비아(116)로 흐르고, 그 전류 신호는 박막 저항기(112)의 우측 상의 제 1 상호접속 패드(102)에 의해 최종적으로 출력된다. 다른 예를 들어, 전류 신호는 또한 박막 저항기(112)의 우측 상의 제 1 상호접속 패드(102)에 의해 입력될 수 있고, 그런 다음, 그 전류 신호는 박막 저항기(112)의 우측 상에 있는 제 1 비아(116), 제 2 상호접속 패드(106) 및 엔드 캡(114), 박막 저항기(112), 박막 저항기(112)의 좌측 상에 있는 엔드 캡(114), 제 2 상호접속 패드(106) 및 제 1 비아(116)로 흐르고, 그 전류 신호는 박막 저항기(112)의 좌측 상의 제 1 상호접속 패드(102)에 의해 최종적으로 출력된다.
도 4는 본 발명개시의 다양한 실시예들에 따른 집적 회로의 적어도 일부분의 개략도이다. 집적 회로는 복수의 제 1 상호접속 패드들(102), 복수의 제 2 상호접속 패드들(106), 제 1 레벨간 유전체층(110), 박막 저항기(112), 및 적어도 2개의 엔드 캡들(114)을 포함한다. 상기 요소들의 위치 및 이들 간의 접속은 상기 기술된 것과 유사하므로, 세부 사항은 여기에서 생략된다. 본 발명개시의 다양한 실시예들에서, 복수의 제 3 상호접속 패드들(118)은 제 3 상호접속 레벨(102) 상에 배치되고, 제 3 상호접속 레벨(102)은 제 2 상호접속 레벨(108) 위에 있다. 제 2 레벨간 유전체층(122)은 제 2 상호접속 레벨(108)과 제 3 상호접속 레벨(102) 간에 배치된다. 복수의 제 2 비아들(124)은 제 2 레벨간 유전체층(122)에 배치되고, 복수의 제 2 상호접속 패드들(106) 및 복수의 제 3 상호접속 패드들(118)을 각각 전기적으로 접속한다. 도 4에 나타난 집적 회로와 도 3의 집적 회로 간의 차이는, 각각의 엔드 캡(114)이 복수의 제 2 비아들(124) 중 하나의 제 2 비아를 통해 복수의 제 3 상호접속 패드들(118) 중 하나의 제 3 상호접속 패드에 각각 전기적으로 접속된다는 것이다. 따라서, 박막 저항기(112)의 전류 입력/출력의 다른 전도성 경로가 확립된다. 도 4에 나타난 바와 같이, 예를 들어, 전류 신호는 박막 저항기(112)의 좌측 상의 제 3 상호접속 패드(118)에 의해 입력될 수 있고, 그런 다음, 그 전류 신호는 박막 저항기(112)의 좌측 상에 있는 제 2 비아(124) 및 엔드 캡(114), 박막 저항기(112), 박막 저항기(112)의 우측 상에 있는 엔드 캡(114) 및 제 2 비아(124)로 흐르고, 그 전류 신호는 박막 저항기(112)의 우측 상의 제 3 상호접속 패드(118)에 의해 최종적으로 출력된다. 다른 예를 들어, 전류 신호는 또한 박막 저항기(112)의 우측 상의 제 3 상호접속 패드(118)에 의해 입력될 수 있고, 그런 다음, 그 전류 신호는 박막 저항기(112)의 우측 상에 있는 제 2 비아(124) 및 엔드 캡(114), 박막 저항기(112), 박막 저항기(112)의 좌측 상에 있는 엔드 캡(114) 및 제 2 비아(124)로 흐르고, 그 전류 신호는 박막 저항기(112)의 좌측 상의 제 3 상호접속 패드(118)에 의해 최종적으로 출력된다.
본 발명개시의 다양한 실시예들에 따라 집적 회로를 제조하는 방법이 이제 도 5 내지 도 8과 함께 기술될 것이다. 도 5는 본 발명개시의 다양한 실시예들에 따른 중간 제조 단계에서의 집적 회로의 적어도 일부분의 개략도이다. 복수의 제 1 상호접속 패드들(102) 및 제 1 레벨간 유전체층(110)을 갖는 반도체 기판이 제공된다. 복수의 제 1 상호접속 패드들(102)이 형성되고, 예를 들어, Al의 블랭킷 코딩이 스퍼터 퇴적될 수 있다. 그런 다음, 포토레지스트 마스크가 그 위에 형성되어 금속 상호접속부가 요구되는 곳의 윤곽을 그릴 수 있다. 그런 다음, 블랭킷 Al은 적합한 에천트로 에칭된다. 그런 다음, 포토레지스트 마스크는 스트리핑되고, 복수의 제 1 상호접속 패드들(102)이 형성된다. 제 1 레벨간 유전체층(110)은 복수의 제 1 상호접속 패드들(102)을 커버한다. 제 1 레벨간 유전체층(110)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, PLD, 다른 적합한 기술, 또는 이들의 조합과 같은 적합한 공정에 의해 형성될 수 있다. 제 1 레벨간 유전체층(110)은, 예를 들어, SiO2와 같은 산화물층으로 형성될 수 있다. 더욱 작은 임계 치수를 갖는 진보된 기술에서, 중간 k 유전체 물질, 3.5보다 작은 k를 갖는 로우-k 유전체 물질, 또는 3.0보다 작은 유전 상수 k를 갖는 ELK 유전체 물질과 같은 다양한 레벨간 유전체 물질들이 이용될 수 있다. 예를 들어, 비도핑 실리카 글라스(USG), 포스퍼 도핑 실리케이트 글라스(PSG), 플루오린 도핑 실리케이트 글라스(FSG), 붕소 도핑 실리케이트 글라스(BSG) 층, 또는 붕소 인 도핑 실리케이트 글라스(BPSG) 층과 같은 ILD 물질들이 이용될 수 있다. 본 발명개시의 다양한 실시예들에서, 복수의 제 1 비아들(116)이 복수의 제 1 상호접속 패드들(102)을 접속하기 위해 제 1 레벨간 유전체층(110)에 형성될 수 있다.
도 5에 나타난 바와 같이, 금속 저항층(112') 및 금속 캐핑층(114')의 라미네이션은 제 1 레벨간 유전체층(110) 상에 형성되고, 금속 저항층(112')은 금속 캐핑층(114') 및 제 1 레벨간 유전체층(110)에 의해 개재된다. 금속 저항층(112')은 탄탈 질화물(TaN), 실리콘 크롬(SiCr), 및 니켈 크롬(NiCr)을 포함하는 다양한 물질들을 포함하고, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, PLD, 다른 적합한 기술, 또는 이들의 조합과 같은 적합한 공정에 의해 형성된다. 금속 캐핑층(114')은 저항성 막층(140) 위에 형성된다. 금속 캐핑층(114')은, 예를 들어, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 텅스텐(TiW), 또는 탄탈 텅스텐(TaW)일 수 있다. 일부 실시예들에서, 금속 캐핑층(114')은 대략 100 옹스트롬 내지 1000 옹스트롬의 두께를 갖는다. 금속 캐핑층(114')은 금속 저항층(112')이 산화되는 것을 방지하고, 후속적으로 퇴적되는 콘택 금속에 대한 접착층을 제공한다. 산화를 방지하기 위해서, 금속 캐핑층(114')은 제조 툴로부터 제거되지 않고, 인시추(in situ) 퇴적될 수 있다. 일부 실시예들에서, 금속 저항층(112') 및 금속 캐핑층(114')은 툴의 동일 챔버에서 형성될 수 있다. 다른 실시예들에서, 금속 저항층(112') 및 금속 캐핑층(114')은 오염을 방지하기 위해, 진공 하에서 또는 불활성 또는 환원성 가스 환경에서 챔버들 사이에 기판을 이송하는 로봇 디바이스를 이용하여, 밀봉된 클러스터 툴의 각각의 챔버들에서 형성될 수 있다.
도 6은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 5에 도시된 집적 회로의 개략도이다. 금속 저항층(112') 및 금속 캐핑층(114')의 라미네이션은 그런 다음 박막 저항기(112)의 활성 영역을 정의하기 위해 패턴화된다. 예를 들어, 금속 저항층(112') 및 금속 캐핑층(114')의 라미네이션은 도 5에 도시된 바와 같은 포토레지스트(126)로 윤곽이 그려진다. 포토레지스트(126)는 금속 저항층(112')이 요구되는 라미네이션의 부분을 마스킹한다. 라미네이션의 노출된 부분은 박막 저항기(112)를 구성하지 않을 것이고, 적합한 에천트로 제거된다. 그런 다음, 포토레지스트(126)는 에칭 공정 이후에 스트리핑되고, 도 6에 나타난 구조물이 형성된다.
도 7은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 6에 도시된 집적 회로의 개략도이다. 복수의 제 2 상호접속 패드들(106)이 제 1 레벨간 유전체층(110) 및 박막 저항기(112) 및 금속 캐핑층(114')의 라미네이션 상에 형성된다. 복수의 제 2 상호접속 패드들(106) 중 2개의 제 2 상호접속 패드들이 금속 캐핑층(114')의 상이한 부분들을 각각 커버하고, 금속 캐핑층(114')의 다른 부분(128)은 노출된다는 것을 유념해야 한다. 복수의 제 2 상호접속 패드들(106)이 형성될 수 있고, 예를 들어, 전도성 물질이 스퍼터 퇴적될 수 있다. 그런 다음, 포토레지스트 마스크가 그 위에 형성되어 금속 상호접속부가 요구되는 곳의 윤곽을 그릴 수 있다. 그런 다음, 전도성 물질은 적합한 에천트로 에칭된다. 그런 다음, 포토레지스트 마스크는 스트리핑되고, 복수의 제 2 상호접속 패드들(106)이 형성된다. 본 발명개시의 다양한 실시예들에서, 전도성 물질은 (아래에서 위로) TiN 층, AlCu 층, TiN 층, 및 SiON 층의 라미네이션을 포함한다. 금속 캐핑층(114')의 상이한 부분들을 각각 커버하는 제 2 상호접속 패드들(106)은 박막 저항기(112) 상의 금속 캐핑층(114')의 양단을 보호한다는 것을 유념해야 한다. 금속 캐핑층(114')의 보호된 양단은 다음 공정에서 박막 저항기(112) 상에 2개의 엔드 캡들을 형성하도록 미리 결정된다. 도 7에 또한 도시된 바와 같이, 본 발명개시의 다양한 실시예들에서, 복수의 제 2 상호접속 패드들(106) 중 일부는 제 1 레벨간 유전체층(110)에 배치된 제 1 비아들(116)에 접속되고, 복수의 제 1 상호접속 패드들(102)에 전기적으로 접속된다.
도 8은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 7에 도시된 집적 회로의 개략도이다. 금속 캐핑층(114')의 노출된 부분(128)은 2개의 전기적으로 절연된 엔드 캡들(114)이 형성되도록 제거된다. 엔드 캡들(114)은 박막 저항기(112)를 통해서만 전기적으로 결합된다. 본 발명개시의 다양한 실시예들에서, 금속 캐핑층(114')의 노출된 부분(128)은 플라즈마에 의해 박막 저항기(112)가 손상되는 것을 피하기 위해서, 건식 에칭 대신에 습식 에칭에 의해 제거된다. 금속 캐핑층(114')의 상이한 부분들을 각각 커버하는 제 2 상호접속 패드들(106)은 금속 캐핑층(114')의 마스크로서 간주될 수 있다는 것을 유념해야 한다. 그러므로, 박막 저항기(112) 상에 2개의 엔드 캡들(114)을 형성하기 위한 추가의 마스크가 제거된다. 게다가, 2개의 엔드 캡들(114) 및 제 2 상호접속 패드들(106) 간의 전기적 접속이 용이하게 확립될 수 있는데, 박막 저항기(112) 상의 2개의 엔드 캡들(114)이 제 2 상호접속 패드들(106)에 각각 직접적으로 접속되기 때문이다. 따라서, 박막 저항기(112) 상에 2개의 엔드 캡들(114)을 형성하기 위한 추가의 마스크가 제거되기 때문에, 집적 회로를 제조하기 위한 비용이 감소된다. 집적 회로를 제조하기 위한 공정 마진은 증가될 수 있고, 생성된 집적 회로의 신뢰성은 상기 기술된 간략화된 공정 작업들로 인해 개선될 수 있다. 도 8 및 도 1을 참조하면, 본 발명개시의 일부 실시예들에서, 금속 캐핑층(114')의 노출된 부분(128)을 제거하는 작업 이후에, 제 2 레벨간 유전체층(122)이 복수의 제 2 상호접속 패드들(106), 금속 저항층(112), 및 제 1 레벨간 유전체층(110)을 커버하도록 퇴적된다. 제 2 레벨간 유전체층(122)을 퇴적하는 방법 및 물질은 상기 언급된 제 1 레벨간 유전체층(110)의 것들과 유사하므로, 세부 사항은 여기에서 생략된다. 복수의 제 2 비아들(124)은 복수의 제 2 상호접속 패드들(106)을 각각 접속하기 위해 제 2 레벨간 유전체층(122)을 통해 형성된다. 복수의 제 3 상호접속 패드들(118)이 제 2 레벨간 유전체층(122) 상에 형성된다. 복수의 제 3 상호접속 패드들(118)은 복수의 제 2 상호접속 패드들(106)에 각각 전기적으로 접속된다. 그러므로, 도 1에서 앞서 언급한 바와 같은 전도성 경로가 확립된다. 도 2에 나타난 바와 같은 본 발명개시의 다른 실시예들에서, 각각의 엔드 캡(114)은 복수의 제 1 비아들(116) 중 하나의 제 1 비아를 통해 복수의 제 1 상호접속 패드들(102) 중 하나의 제 1 상호접속 패드에 각각 전기적으로 접속되므로, 도 2에서 앞서 언급한 바와 같은 전도성 경로가 확립된다.
도 9는 본 발명개시의 다양한 실시예들에 따라 제조된 집적 회로의 적어도 일부분의 개략도이다. 복수의 제 1 상호접속 패드들(102) 및 제 1 레벨간 유전체층(110)을 갖는 반도체 기판이 제공된다. 제 1 레벨간 유전체층(110)은 복수의 제 1 상호접속 패드들(102)을 커버한다. 복수의 제 1 비아들(116)은 제 1 레벨간 유전체층(110)을 통해 형성된다. 각각의 제 1 비아(116)는 제 1 상호접속 패드(102)에 각각 접속된다. 복수의 제 2 상호접속 패드들(106) 및 복수의 엔드 캡들(114)이 동시에 형성된다. 예를 들어, 복수의 구멍들이 리소 공정/에칭 공정에 의해 제 1 레벨간 유전체층(110)에 형성되고, 복수의 구멍들은 각각 복수의 제 1 비아들(116) 위에 있다. 적합한 전도성 물질들이 복수의 구멍들 내에 채워지고, 복수의 제 2 상호접속 패드들(106) 및 복수의 엔드 캡들(114)은 모두 구멍-충전 작업으로 형성될 수 있다. 복수의 제 2 상호접속 패드들(106)은 복수의 제 1 비아들에 각각 접속되고, 복수의 엔드 캡들은 복수의 제 2 상호접속 패드들 상에 각각 배치된다. 복수의 제 1 상호접속 패드들(102), 제 1 레벨간 유전체층(110), 복수의 제 1 비아들(116) 및 복수의 엔드 캡들(114)을 형성하는 방법 및 물질은 상기 언급된 것들과 유사하므로, 세부 사항은 여기에서 생략된다. 복수의 제 2 상호접속 패드들(106) 및 복수의 엔드 캡들(114)은 박막 저항기의 형성 이전에 형성되고, 복수의 제 2 상호접속 패드들(106)과 복수의 엔드 캡들(114) 간의 전기 접속은 복수의 제 2 상호접속 패드들(106)에 각각 직접적으로 접속되는 복수의 엔드 캡들(114)을 형성함으로써 이루어졌다는 것을 유념해야 한다. 본 발명개시의 다양한 실시예들에서, 각각의 제 2 상호접속 패드는 제 1 티타늄 질화물(TiN) 층, 알루미늄 구리(AlCu) 층, 및 제 2 티타늄 질화물(TiN) 층을 포함한다. 알루미늄 구리(AlCu) 층은 제 1 티타늄 질화물(TiN) 층 상에 배치되고, 제 2 티타늄 질화물(TiN) 층은 알루미늄 구리(AlCu) 층 상에 배치된다.
도 10은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 9에 도시된 집적 회로의 개략도이다. 금속 저항층(122') 및 유전체층(130)의 라미네이션이 복수의 엔드 캡들(114) 및 제 1 레벨간 유전체층(110)을 커버하도록 형성된다. 금속 저항층(112')은 복수의 엔드 캡들(114) 및 유전체층(130)에 의해 개재된다. 금속 저항층(112')을 형성하는 방법 및 물질은 상기 언급된 것들과 유사하므로, 세부 사항은 여기에서 생략된다. 유전체층(130)을 형성하는 방법 및 물질은 또한 제 1 레벨간 유전체층(110)의 것과 유사하므로, 세부 사항은 여기에서 생략된다. 예를 들어, 유전체층(130)은 금속 저항층(112')이 산화되는 것을 방지하기 위해 실리콘 산화물일 수 있다.
도 11은 본 발명개시의 다양한 실시예들에 따른 후속 제조 단계에서의 도 10에 도시된 집적 회로의 개략도이다. 금속 저항층(112') 및 유전체층(130)의 라미네이션은 박막 저항기(112)의 활성 영역을 정의하기 위해 패턴화되어, 적어도 2개의 전기적으로 절연된 엔드 캡들(114)이 형성된다. 엔드 캡들(114)은 금속 저항층(112')을 통해서만 전기적으로 결합된다. 예를 들어, 금속 저항층(112') 및 금속 캐핑층(114')의 라미네이션은 도 10에 도시된 바와 같이 포토레지스트(126)로 윤곽이 그려진다. 포토레지스트(126)는 금속 저항층(112')이 요구되는 라미네이션의 부분을 마스킹한다. 라미네이션의 노출된 부분은 박막 저항기(112)를 구성하지 않을 것이고, 적합한 에천트로 제거된다. 그런 다음, 포토레지스트(126)는 에칭 공정 이후에 스트리핑되고, 도 6에 나타난 구조물이 형성된다. 복수의 제 2 상호접속 패드들(106) 및 복수의 엔드 캡들(114)이 동시에 형성된다는 것을 유념해야 한다. 그러므로, 2개의 엔드 캡들(114)을 형성하기 위한 추가의 마스크가 제거된다. 게다가, 2개의 엔드 캡들(114) 및 제 2 상호접속 패드들(106) 간의 전기적 접속이 용이하게 확립될 수 있는데, 박막 저항기(112) 상의 2개의 엔드 캡들(114)이 제 2 상호접속 패드들(106)에 각각 직접적으로 접속되기 때문이다. 따라서, 박막 저항기(112) 상에 2개의 엔드 캡들(114)을 형성하기 위한 추가의 마스크가 제거되기 때문에, 집적 회로를 제조하기 위한 비용이 감소된다. 집적 회로를 제조하기 위한 공정 마진은 증가될 수 있고, 생성된 집적 회로의 신뢰성은 상기 기술된 간략화된 공정 작업들로 인해 개선될 수 있다. 도 11 및 도 3을 참조하면, 본 발명개시의 일부 실시예들에서, 금속 저항층(112') 및 유전체층(130)의 라미네이션을 패턴화하는 작업 이후에, 제 2 레벨간 유전체층(122)이 제 1 레벨간 유전체층(110), 및 금속 저항층(112') 및 유전체층(130)의 라미네이션을 커버하도록 퇴적된다. 제 2 레벨간 유전체층(122)을 퇴적하는 방법 및 물질은 상기 언급된 제 1 레벨간 유전체층(110)의 것들과 유사하므로, 세부 사항은 여기에서 생략된다. 복수의 제 2 비아들(124)은 복수의 제 2 상호접속 패드들(106)을 각각 접속하기 위해 제 2 레벨간 유전체층(122)을 통해 형성된다. 복수의 제 3 상호접속 패드들(118)이 제 2 레벨간 유전체층(122) 상에 형성된다. 복수의 제 3 상호접속 패드들(118)은 복수의 제 2 상호접속 패드들(106)에 각각 전기적으로 접속된다. 그러므로, 도 3에서 앞서 언급한 바와 같은 전도성 경로가 확립된다. 도 4에 나타난 바와 같은 본 발명개시의 다른 실시예들에서, 각각의 엔드 캡(114)은 복수의 제 1 비아들(116) 중 하나의 제 1 비아를 통해 복수의 제 1 상호접속 패드들(102) 중 하나의 제 1 상호접속 패드에 각각 전기적으로 접속되므로, 도 4에서 앞서 언급한 바와 같은 전도성 경로가 확립된다.
당업자가 이어지는 상세한 설명을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (8)

  1. 집적 회로에 있어서,
    제 1 상호접속 레벨에 배치된 복수의 제 1 상호접속 패드들;
    제 2 상호접속 레벨에 배치된 복수의 제 2 상호접속 패드들로서, 상기 제 2 상호접속 레벨은 상기 제 1 상호접속 레벨 위에 있고, 상기 제 2 상호접속 패드들은,
    제 1 티타늄 질화물(TiN) 층;
    상기 제 1 티타늄 질화물(TiN) 층 상에 배치된 알루미늄 구리(AlCu) 층;
    상기 알루미늄 구리(AlCu) 층 상에 배치된 제 2 티타늄 질화물(TiN) 층; 및
    상기 제 2 티타늄 질화물(TiN) 층 상에 배치된 실리콘 산질화물(SiON) 층을 포함하는 것인, 상기 제 2 상호접속 패드들;
    상기 제 1 상호접속 레벨과 상기 제 2 상호접속 레벨 사이에 배치된 제 1 레벨간 유전체층;
    상기 복수의 제 2 상호접속 패드들 위에 배치되고, 상기 실리콘 산질화물(SiON) 층을 완전히 관통하는 복수의 제 2 비아들;
    상기 제 2 상호접속 레벨에 배치된 상기 복수의 제 2 상호접속 패드들 중 2개의 제 2 상호접속 패드들을 전기적으로 접속시키는 박막 저항기로서, 상기 박막 저항기에 전기적으로 접속되는, 상기 복수의 제 2 상호접속 패드들 중 2개의 제 2 상호접속 패드들은, 상기 박막 저항기의 바닥면보다 낮은 바닥면들을 갖는 것인, 상기 박막 저항기; 및
    상기 박막 저항기 위에 배치된 적어도 2개의 엔드 캡(end-cap)들로서, 상기 복수의 제 2 상호접속 패드들 중 2개의 제 2 상호접속 패드들은 상기 엔드 캡들 위에서 돌출부들을 갖는 상부면들을 가지며, 상기 엔드 캡들 위의 돌출부들은 상기 상부면들의 다른 부분들보다 높은 곳에 있는 것인, 상기 엔드 캡들을 포함하고,
    각각의 엔드 캡은 상기 복수의 제 2 상호접속 패드들 중 하나의 제 2 상호접속 패드에 의해 각각 커버되고,
    각각의 엔드 캡은 상기 박막 저항기 및 상기 복수의 제 2 상호접속 패드들 중 하나의 제 2 상호접속 패드 둘 다와 직접 접촉하는 것인, 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 레벨간 유전체층에 배치되고, 상기 복수의 제 1 상호접속 패드들 및 상기 복수의 제 2 상호접속 패드들을 각각 접속시키는 복수의 제 1 비아들을 더 포함하는 집적 회로.
  3. 제 1 항에 있어서,
    제 3 상호접속 레벨 상에 배치된 복수의 제 3 상호접속 패드들로서, 상기 제 3 상호접속 레벨은 상기 제 2 상호접속 레벨 위에 있는 것인, 상기 복수의 제 3 상호접속 패드들; 및
    상기 제 2 상호접속 레벨과 상기 제 3 상호접속 레벨 사이에 배치된 제 2 레벨간 유전체층을 더 포함하고,
    상기 복수의 제 2 비아들은, 상기 제 2 레벨간 유전체층에 배치되고, 상기 복수의 제 2 상호접속 패드들 및 상기 복수의 제 3 상호접속 패드들을 각각 접속시키며,
    각각의 엔드 캡은 상기 복수의 제 2 비아들 중 하나의 제 2 비아를 통해 상기 복수의 제 3 상호접속 패드들 중 하나의 제 3 상호접속 패드에 전기적으로 접속되는 것인, 집적 회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 레벨간 유전체층에 배치되고, 상기 복수의 제 1 상호접속 패드들 및 상기 복수의 제 2 상호접속 패드들을 각각 접속시키는 복수의 제 1 비아들을 더 포함하고,
    각각의 엔드 캡은, 상기 복수의 제 1 비아들 중 하나의 제 1 비아를 통해 상기 복수의 제 1 상호접속 패드들 중 하나의 제 1 상호접속 패드에 전기적으로 접속되는 것인, 집적 회로.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 박막 저항기는 실리콘 크롬(SiCr), 탄탈 질화물(TaN) 및 니켈 크롬(NiCr)으로 구성된 그룹으로부터 선택된 재료로 제조되고, 상기 엔드 캡은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 텅스텐(TiW) 및 탄탈 텅스텐(TaW)으로 구성된 그룹으로부터 선택된 재료로 제조되는 것인, 집적 회로.
  8. 집적 회로를 제조하는 방법에 있어서,
    복수의 제 1 상호접속 패드들 및 제 1 레벨간 유전체층을 갖는 반도체 기판을 제공하는 단계로서, 상기 제 1 레벨간 유전체층은 상기 복수의 제 1 상호접속 패드들을 커버하는 것인, 상기 반도체 기판을 제공하는 단계;
    상기 제 1 레벨간 유전체층 상에 금속 저항층 및 금속 캐핑층의 라미네이션을 형성하는 단계로서, 상기 금속 저항층은 상기 금속 캐핑층 및 상기 제 1 레벨간 유전체층 사이에 개재되는 것인, 상기 라미네이션을 형성하는 단계; 및
    상기 금속 저항층 및 상기 금속 캐핑층의 라미네이션을 패터닝하는 단계;
    상기 제 1 레벨간 유전체층 및 상기 라미네이션 상에 복수의 제 2 상호접속 패드들을 형성하는 단계로서, 상기 제 2 상호접속 패드들 중 2개의 제 2 상호접속 패드들은 상기 금속 캐핑층의 상이한 부분들을 각각 커버하되 상기 금속 캐핑층의 다른 부분이 노출되며, 상기 금속 저항층은 상기 복수의 제 2 상호접속 패드들 중 2개의 제 2 상호접속 패드들을 전기적으로 접속시키며, 상기 제 2 상호접속 패드들은,
    제 1 티타늄 질화물(TiN) 층;
    상기 제 1 티타늄 질화물(TiN) 층 상에 배치된 알루미늄 구리(AlCu) 층;
    상기 알루미늄 구리(AlCu) 층 상에 배치된 제 2 티타늄 질화물(TiN) 층; 및
    상기 제 2 티타늄 질화물(TiN) 층 상에 배치된 실리콘 산질화물(SiON) 층을 포함하고, 상기 금속 저항층에 전기적으로 접속되는, 상기 복수의 제 2 상호접속 패드들 중 2개의 제 2 상호접속 패드들은 상기 금속 저항층의 바닥면보다 낮은 바닥면들을 갖는 것인, 상기 제 2 상호접속 패드들을 형성하는 단계;
    상기 복수의 제 2 상호접속 패드들 위에 복수의 제 2 비아들을 형성하는 단계로서, 상기 복수의 제 2 비아들은 상기 실리콘 산질화물(SiON) 층을 완전히 관통하는 것인, 상기 제 2 비아들을 형성하는 단계;
    2개의 전기적으로 절연된 엔드 캡들이 형성되도록 상기 금속 캐핑층의 노출된 부분을 제거하는 단계로서, 상기 복수의 제 2 상호접속 패드들 중 2개의 제 2 상호접속 패드들은 상기 엔드 캡들 위에서 돌출부들을 갖는 상부면들을 갖고, 상기 엔드 캡들 위의 상기 돌출부들은 상기 상부면들의 다른 부분들보다 높은 곳에 있는 것인, 상기 금속 캐핑층의 노출된 부분을 제거하는 단계;
    각각의 엔드 캡은 상기 복수의 제 2 상호접속 패드들 중 하나의 제 2 상호접속 패드에 의해 각각 커버되고,
    각각의 엔드 캡은 상기 금속 저항층 및 상기 복수의 제 2 상호접속 패드들 중 하나의 제 2 상호접속 패드 둘 다와 직접 접촉하는 것인, 집적 회로를 제조하는 방법.
KR1020160068797A 2013-09-06 2016-06-02 집적 회로 및 집적 회로의 제조 방법 KR101751641B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/019,986 US9627467B2 (en) 2013-09-06 2013-09-06 Thin film resistor integrated between interconnect levels and contacting an underlying dielectric layer protrusion
US14/019,986 2013-09-06

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR20140114248A Division KR20150028722A (ko) 2013-09-06 2014-08-29 집적 회로 및 집적 회로의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160070045A KR20160070045A (ko) 2016-06-17
KR101751641B1 true KR101751641B1 (ko) 2017-06-27

Family

ID=52624794

Family Applications (2)

Application Number Title Priority Date Filing Date
KR20140114248A KR20150028722A (ko) 2013-09-06 2014-08-29 집적 회로 및 집적 회로의 제조 방법
KR1020160068797A KR101751641B1 (ko) 2013-09-06 2016-06-02 집적 회로 및 집적 회로의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR20140114248A KR20150028722A (ko) 2013-09-06 2014-08-29 집적 회로 및 집적 회로의 제조 방법

Country Status (3)

Country Link
US (4) US9627467B2 (ko)
KR (2) KR20150028722A (ko)
CN (1) CN104425438B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773731B2 (en) * 2016-01-28 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
JP6838240B2 (ja) * 2017-01-19 2021-03-03 日立Astemo株式会社 電子装置
US10211278B2 (en) * 2017-07-11 2019-02-19 Texas Instruments Incorporated Device and method for a thin film resistor using a via retardation layer
US10770393B2 (en) 2018-03-20 2020-09-08 International Business Machines Corporation BEOL thin film resistor
US10658453B2 (en) * 2018-06-15 2020-05-19 Microchip Technology Incorporated Aluminum compatible thin-film resistor (TFR) and manufacturing methods
US10784193B2 (en) 2018-07-27 2020-09-22 Texas Instruments Incorporated IC with thin film resistor with metal walls
CN111009512A (zh) * 2018-10-08 2020-04-14 无锡华润上华科技有限公司 薄膜电阻的制造方法和薄膜电阻
US11056430B1 (en) 2020-03-10 2021-07-06 Globalfoundries Singapore Pte. Ltd. Thin film based semiconductor devices and methods of forming a thin film based semiconductor device
US12132075B2 (en) * 2021-08-26 2024-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method (and related apparatus) for forming a resistor over a semiconductor substrate
US11935829B2 (en) * 2021-08-30 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor within a via
TW202425261A (zh) * 2022-11-30 2024-06-16 美商山姆科技公司 具有端帽的導電通孔

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069334A1 (en) * 2005-09-29 2007-03-29 Texas Instruments Incorporated Thin film resistors integrated at two different metal interconnect levels of single die
US20110318898A1 (en) * 2010-06-28 2011-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for thin film resistor manufacture

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US615862A (en) * 1898-12-13 Portable grain-dump
US6165862A (en) * 1997-08-29 2000-12-26 Denso Corporation Method of producing a thin film resistor
US6034411A (en) 1997-10-29 2000-03-07 Intersil Corporation Inverted thin film resistor
TW389993B (en) * 1998-11-18 2000-05-11 United Microelectronics Corp Method for producing thin film resistance of dual damascene interconnect
US6703666B1 (en) * 1999-07-14 2004-03-09 Agere Systems Inc. Thin film resistor device and a method of manufacture therefor
US6497824B1 (en) * 1999-09-23 2002-12-24 Texas Instruments Incorporated One mask solution for the integration of the thin film resistor
JP2002124639A (ja) * 2000-08-09 2002-04-26 Seiko Instruments Inc 半導体装置及びその製造方法
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
US6812088B1 (en) * 2002-06-11 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer
JP4446771B2 (ja) * 2004-03-23 2010-04-07 株式会社リコー 半導体装置
US7145218B2 (en) * 2004-05-24 2006-12-05 International Business Machines Corporation Thin-film resistor and method of manufacturing the same
US7410879B1 (en) 2005-07-11 2008-08-12 National Semiconductor Corporation System and method for providing a dual via architecture for thin film resistors
US7669313B2 (en) * 2005-07-11 2010-03-02 Texas Instruments Incorporated Method for fabricating a thin film resistor semiconductor structure
US7332403B1 (en) * 2005-07-11 2008-02-19 National Semiconductor Corporation System and method for providing a buried thin film resistor having end caps defined by a dielectric mask
US7633373B1 (en) * 2005-12-19 2009-12-15 National Semiconductor Corporation Thin film resistor and method of forming the resistor on spaced-apart conductive pads
US8013394B2 (en) * 2007-03-28 2011-09-06 International Business Machines Corporation Integrated circuit having resistor between BEOL interconnect and FEOL structure and related method
US7838429B2 (en) * 2007-07-18 2010-11-23 Texas Instruments Incorporated Method to manufacture a thin film resistor
US8242876B2 (en) * 2008-09-17 2012-08-14 Stmicroelectronics, Inc. Dual thin film precision resistance trimming
DE102008060077B4 (de) * 2008-12-02 2010-08-12 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung einer integrierten Schaltung
US8426745B2 (en) * 2009-11-30 2013-04-23 Intersil Americas Inc. Thin film resistor
US8659085B2 (en) * 2010-08-24 2014-02-25 Stmicroelectronics Pte Ltd. Lateral connection for a via-less thin film resistor
KR101261750B1 (ko) * 2011-10-14 2013-05-07 주식회사 동부하이텍 반도체 소자 및 그 제조방법
WO2013126458A1 (en) * 2012-02-24 2013-08-29 Skyworks Solutions, Inc. Improved structures, devices and methods releated to copper interconnects for compound semiconductors
US9305688B2 (en) 2012-12-28 2016-04-05 Texas Instruments Incorporated Single photomask high precision thin film resistor
US9704944B2 (en) * 2013-02-28 2017-07-11 Texas Instruments Deutschland Gmbh Three precision resistors of different sheet resistance at same level

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069334A1 (en) * 2005-09-29 2007-03-29 Texas Instruments Incorporated Thin film resistors integrated at two different metal interconnect levels of single die
US20110318898A1 (en) * 2010-06-28 2011-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for thin film resistor manufacture

Also Published As

Publication number Publication date
CN104425438B (zh) 2018-03-23
US10985090B2 (en) 2021-04-20
US20150069574A1 (en) 2015-03-12
US11742262B2 (en) 2023-08-29
US20210242109A1 (en) 2021-08-05
US10157820B2 (en) 2018-12-18
US9627467B2 (en) 2017-04-18
CN104425438A (zh) 2015-03-18
KR20160070045A (ko) 2016-06-17
US20170221797A1 (en) 2017-08-03
US20190122962A1 (en) 2019-04-25
KR20150028722A (ko) 2015-03-16

Similar Documents

Publication Publication Date Title
KR101751641B1 (ko) 집적 회로 및 집적 회로의 제조 방법
US10177214B2 (en) Metal thin film resistor and process
US9842895B2 (en) Single photomask high precision thin film resistor
TWI791101B (zh) 具有連接至經減少之薄膜電阻器脊之頂側互連件的薄膜電阻器(tfr)模組及製造方法
US10643887B2 (en) Method of manufacturing damascene thin-film resistor (TFR) in poly-metal dielectric
TW201947664A (zh) 形成於金屬層下方之薄膜電阻器(tfr)及製造方法
KR101261750B1 (ko) 반도체 소자 및 그 제조방법
US8531003B2 (en) Semiconductor device and manufacturing method of the same
US6737326B2 (en) Method of integrating a thin film resistor in a multi-level metal tungsten-plug interconnect
TWI841553B (zh) 鋁相容薄膜電阻器(tfr)及製造方法
US20110204482A1 (en) Method and Electronic Device for a Simplified Integration of High Precision Thinfilm Resistors
KR100571416B1 (ko) 반도체 소자의 다층 금속 배선 형성 방법
US9633955B1 (en) Semiconductor integrated circuit structure including dielectric having negative thermal expansion
KR100557612B1 (ko) 반도체소자의 금속배선 형성방법
TW202435422A (zh) 帶有防氧化的薄膜電阻器

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant