CN111009512A

CN111009512A - 薄膜电阻的制造方法和薄膜电阻

Info

Publication number: CN111009512A
Application number: CN201811167760.6A
Authority: CN
Inventors: 余梦霖; 肖金玉; 张华刚; 李琳
Original assignee: CSMC Technologies Fab2 Co Ltd
Current assignee: CSMC Technologies Fab2 Co Ltd; CSMC Technologies Corp
Priority date: 2018-10-08
Filing date: 2018-10-08
Publication date: 2020-04-14

Abstract

本发明提供一种薄膜电阻的制造方法和薄膜电阻，所述方法包括：提供半导体衬底，所述半导体衬底上形成有层间介电层；在所述层间介电层上形成薄膜电阻层，所述薄膜电阻层包括第一部分和第二部分；在所述薄膜电阻层上形成覆盖所述第二部分的阻挡层；在所述层间介电层上形成导电连接层，所述导电连接层覆盖所述阻挡层，并露出所述第一部分。根据本发明的半导体器件的制造方法、半导体器件和电子装置，在薄膜电阻层与导电连接层之间通过设置阻挡层代替导电通孔进行连接，消除了导电通孔对所形成的半导体器件的电阻的影响，减少了影响电阻温漂系数的变量，增加了薄膜电阻集成器件的电阻稳定性。

Description

薄膜电阻的制造方法和薄膜电阻

技术领域

本发明涉及半导体制造领域，具体而言涉及一种薄膜电阻的制造方法和薄膜电阻。

背景技术

薄膜电阻器作为集成无源元件的使用显著减小了半导体器件在高频时的表面寄生效应，增加了封装密度，改善了器件的可靠性，广泛应用于高性能放大器、线驱动、消费电子和电源管理等应用中。

然而，单纯的薄膜淀积技术，无法应用在集成工艺中。一种典型的集成薄膜电阻技术，是在淀积形成薄膜电阻材料之后形成通孔将薄膜电阻与导电连接线连接，以将薄膜电阻连接至外电路。参看图1示出了一种典型的集成薄膜电阻的半导体器件的结构示意图。半导体器件包括形成在半导体衬底上的第一层间介电层1001，形成在第一层间介电层1001之上的薄膜电阻101，导电连接线103，其中导电连接线103和薄膜电阻101之间采用导电通孔102连接。具体的，形成上述半导体器件的方法包括：首先，提供半导体衬底(未示出)，在所述半导体衬底上形成有第一层间介电层1001；接着，在第一层间介电层1001之上淀积一层薄膜电阻材料层，并对所述薄膜电阻材料层执行图形化工艺形成薄膜电阻101；接着，在半导体衬底上沉积形成第二层间介电材料层并对第二层间介电材料层执行平坦化工艺以形成第二层间介电层1002；接着，执行光刻和刻蚀工艺以在所述第二层间介电层1002中形成通孔，所述通孔露出部分所述薄膜电阻101的表面；接着，采用导电材料填充所述通孔并执行平坦化工艺露出所述第二层间介电层1002，所述通孔形成导电通孔102；接着，执行沉积工艺在第二层间介电层1002之上形成导电材料层，并对导电材料层执行图形化工艺以形成导电连接线103；接着，形成覆盖所述导电连接线103的第三层间介电层1003。

采用上述工艺形成的集成薄膜电阻器器件，其电阻由薄膜电阻、导电通孔和导电连接线三部分构成，其中，实现通孔的过程中，工艺技术的均匀性往往影响导电通孔的尺寸，进而影响导电通孔的电阻；这样，使得薄膜电阻器的温漂系数多了导电通孔这一变量，对薄膜电阻器的电阻精度有很大的影响。

为此，有必要提出一种新的薄膜电阻的制造方法和薄膜电阻，用以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种薄膜电阻的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底上形成有层间介电层；

在所述层间介电层上形成薄膜电阻层，所述薄膜电阻层包括第一部分和第二部分；

在所述薄膜电阻层上形成覆盖所述第二部分的阻挡层；

在所述层间介电层上形成导电连接层，所述导电连接层覆盖所述阻挡层，并露出所述第一部分。

示例性地，所述薄膜电阻层的材料包括SiCr。

示例性地，所述在所述薄膜电阻层上形成覆盖所述第二部分的阻挡层的步骤包括：

执行沉积工艺，以形成覆盖所述薄膜电阻层和所述层间介电层的阻挡材料层；

形成图案化的掩膜层，以覆盖位于所述第二部分上的所述阻挡材料层；

以所述图案化的掩膜层为掩膜刻蚀所述阻挡材料层，以形成所述阻挡层；

去除所述图案化的掩膜层。

示例性地，所述阻挡层的材料设置为TiW，所述刻蚀工艺采用湿法刻蚀工艺。

示例性地，所述阻挡层的厚度的范围为

示例性地，所述湿法刻蚀工艺采用包含H₂O₂的溶液。

示例性地，所述湿法刻蚀工艺在30℃-50℃的温度下进行。

示例性地，在所述湿法刻蚀工艺的过程中还包括对所述半导体衬底施加振动的操作。

示例性地，所述振动操作的频率范围为50次/min-180次/min。

示例性地，所述阻挡层的材料为TiN，所述刻蚀工艺采用干法刻蚀工艺。

本发明还提供了一种薄膜电阻，采用上述任意一项方法制造。

根据本发明的半导体器件的制造方法、半导体器件和电子装置，在薄膜电阻层与导电连接层之间通过设置阻挡层代替导电通孔进行连接，消除了导电通孔对所形成的半导体器件的电阻的影响，减少了影响温漂系数的变量增加薄膜电阻集成器件的电阻稳定性。同时，通过本发明的半导体器件的制造方法减少了导电通孔形成步骤，大大节省了工艺制造成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为一种现有技术薄膜电阻的结构示意图；

图2为根据发明一个实施例的一种薄膜电阻的制造方法的流程图；

图3A-图3E为根据本发明的一个实施例的一种薄膜电阻的制造方法中形成的薄膜电阻的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的制造方法的制造方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

实施例一

下面参看图2和图3A-图3E对本发明的所提出的一种薄膜电阻的制造方法进行示例性说明，图2为根据发明一个实施例的一种薄膜电阻的制造方法的流程图；图3A-图3E为根据本发明的一个实施例的一种薄膜电阻的制造方法中形成的薄膜电阻的结构示意图；。

首先，参看图2，执行步骤S1：提供半导体衬底，所述半导体衬底上形成有层间介电层。

示例性的，半导体衬底的可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底中可以形成前端器件、与前端器件导电连接的连接结构等。

在半导体衬底上形成有层间介电层，所述层间介电层可以是氧化硅、氮化硅等本领域技术人员所熟知的材料，在此并不限定。在半导体衬底上形成层间介电层的方法包括：首先，执行沉积工艺，以在半导体衬底上覆盖一层介电材料层；接着，执行平坦化工艺，以形成所述层间介电层。

参看图3A，在半导体衬底(未示出)形成有层间介电层200。

接着，继续参看图2，执行步骤S2：在所述层间介电层上形成薄膜电阻层，所述薄膜电阻层包括第一部分和第二部分。

首先参看图3A，执行沉积工艺，在层间介电层200上覆盖一层薄膜电阻材料层201。

示例性的，所述薄膜电阻材料层设置为SiCr材料。薄膜电阻材料采用SiCr材料，使得电阻匹配性好及温度性能稳定的优点(温度系数可以控制在100pp以内)，同时，可对电阻进行激光修正。示例性的，采用物理气相沉积工艺形成所SiCr材料层。示例性的，物理气相沉积工艺中采用的溅射靶材规格为Si24％Cr76％。需要理解的是，本实施例采用SiCr材料作为薄膜电阻材料仅仅是示例性的，采用Si24％Cr76％作为物理气相沉积工艺中形成SiCr材料也仅仅是示例性的，任何薄膜电阻材料，以及形成薄膜电阻材料的靶材均适用于本发明。示例性的，所述薄膜电阻材料层的厚度为

在本实施例中，物理气相沉积形成SiCr材料层的厚度为

继续参看图3B和图3C，接着，对所述薄膜电阻材料层201执行图形化工艺，以形成薄膜电阻层202，其中，所述薄膜电阻层202包括第一部分2021和第二部分2022。将薄膜电阻层202形成第一部分2021和第二部分2022，其中第一部分2021作为电阻的主体部分，第二部分2022作为后续形成连接至外电路的连接件的欧姆接触部分。在本实施例中，第一部分2021设置宽度为6μm的矩形，第二部分2022设置为边长为10μm的正方形，其中第一部分2021的长度根据设计的电阻器的电阻值进行设置。

示例性地，对所述薄膜电阻材料层201执行图形化工艺的方法包括：首先，在所述薄膜电阻材料层201上形成图案化的掩膜层203所述图案化的掩膜层203覆盖拟形成所述薄膜电阻层202的区域；接着，执行刻蚀工艺，以去除所述拟形成所述薄膜电阻层202的区域以外的区域的薄膜电阻材料层201，形成薄膜电阻层202；接着，去除所述图案化的掩膜层203。示例性的，所述图案化的掩膜层203为光刻胶层，所述刻蚀工艺为干法刻蚀，其皆为本领域技术人员所熟知的工艺，在此不再赘述。

接着，继续参看图2，执行步骤S3：在所述薄膜电阻层上形成覆盖所述第二部分的阻挡层。

参看图3D，示出了在所述薄膜电阻层上形成覆盖所述第二部分的阻挡层的结构示意图。在薄膜电阻层202的第二部分2020上形成阻挡层204。在薄膜电阻器中往往形成导电连接层将薄膜电阻层连接至外电路，由于导电连接层使用的导电金属材料与薄膜电阻层的材料在高温下容易发生互溶。为此，在薄膜电阻层202的作为欧姆接触的第二部分2022上形成阻挡层204，使得后续形成的将薄膜电阻层202接出的导电连接层形成在阻挡层204之上，避免导电连接层与薄膜电阻层202直接接触，有效防止导电连接层与薄膜电阻层202的互溶。

示例性的，在薄膜电阻层形成所述阻挡层的方法包括：执行沉积工艺，以形成覆盖所述薄膜电阻层和所述层间介电层的阻挡材料层；形成图案化的掩膜层，以覆盖位于所述第二部分上的阻挡材料层；以所述图案化的掩膜层为掩膜刻蚀所述阻挡材料层，以形成所述阻挡层。示例性的，所述沉积工艺可以是物理气相沉积。优选的，所述阻挡材料层为TiW。所述阻挡材料层的厚度为

厚度过高在后续刻蚀所述阻挡材料层的步骤中容易遭成阻挡材料层的残留；厚度过低，阻挡层无法有效阻挡互连金属材料与薄膜电阻层的互溶。在本实施例中，形成TiW的厚度为

示例性的，刻蚀TiW材料层的方法包括干法刻蚀和湿法刻蚀。优选的，刻蚀TiW的方法采用湿法刻蚀，采用湿法刻蚀TiW材料层可以保证刻蚀均匀性同时避免对薄膜电阻层造成影响。示例性地，采用包含H₂O₂的溶液进行所述湿法刻蚀。采用TiW作为阻挡层的材料，并采用包含H₂O₂的溶液进行所述湿法刻蚀，一方面可以避免采用干法刻蚀时产生过刻蚀而对薄膜电阻层造成污染和侵蚀，另一方面可以保证了TiW材料全面均匀的刻蚀，有效提升了制造过程的均匀性；同时，湿法刻蚀效率高，有效减少制造成本。示例性的，在所述湿法过程中进行加热，从而提高湿法刻蚀的速率。示例性的，所述湿法刻蚀的温度的范围为30℃-50℃。温度过高容易引起H₂O₂的分解和挥发，温度过低影响刻蚀速率。示例性的，在所述湿法刻蚀过程中对载有所述TiW材料层的半导体衬底施加振动操作，以进一步保证湿法刻蚀去除TiW的均匀性。示例性的，所述振动操作的频率范围为50次/min-180次/min。

接着，继续参看图2，执行步骤S4：在所述层间介电层上形成导电连接层，所述导电连接层覆盖所述阻挡层，并露出所述第一部分。

参看图3E，示出了形成所述导电连接层的结构示意图。在层间介电层200上形成导电连接层205，其中，导电连接层覆盖所述阻挡层204，并露出所述薄膜电阻层202的第一部分2021。所述导电连接层205用以将所述薄膜电阻层202连接至外电路。

示例性的，所述导电连接层205的材料为Al。形成所述导电连接层205的方法包括：首先，执行沉积工艺，形成覆盖所述层间介电层、所述阻挡层、以及所述薄膜电阻层的导电连接材料层；接着，执行光刻工艺，形成覆盖拟形成所述导电连接层的区域的图案化的掩膜层；接着，执行刻蚀工艺，形成所述导电连接层；接着，去除所述图案化的掩膜层。

示例性的，所述形成导电连接层之后，还包括形成层间介电层覆盖所述薄膜电阻层的第一部分、所述导电连接层的步骤。

在本发明的半导体器件的制造方法中，由于取消了在薄膜电阻层形成导电通孔连接薄膜电阻层与导电连接层的步骤，一方面消除了导电通孔对所形成的半导体器件的电阻的影响，减少了影响温漂系数的变量增加薄膜电阻集成器件的电阻稳定性。另一方面通过本发明的半导体器件的制造方法减少了导电通孔形成步骤，大大节省了工艺制造成本。

本发明还提供了一种半导体器件，所述半导体器件包括：

半导体衬底，位于所述半导体衬底上的层间介电层；

位于所述层间介电层上的薄膜电阻层，所述薄膜电阻层包括第一部分和第二部分；

位于所述薄膜电阻层上、覆盖所述第二部分的阻挡层；

位于所述层间介电层上的导电连接层，所述导电连接层覆盖所述阻挡层，并露出所述第一部分。

参看图3E，对本发明的半导体器件进行示例性说明。

如图3E所示，根据本发明的半导体器件包括半导体衬底(未示出)，位于半导体衬底上的层间介电层200；位于所述层间介电200上的薄膜电阻层202，所述薄膜电阻层202包括第一部分2021和第二部分2022；位于所述薄膜电阻层202上、覆盖所述第二部分2021的阻挡层204；位于所述层间介电层200上导电连接层205，所述导电连接层205覆盖所述阻挡层204并露出所述薄膜电阻层202的第一部分2021。示例性的，形成所述半导体器件的方法可以采用如实施例一所述的方法制备。

示例性的，所述层间介电层200可以是氧化硅、氮化硅等本领域技术人员所熟知的材料。

示例性的，所述薄膜电阻层202的材料为SiCr。薄膜电阻材料采用SiCr材料，使得电阻匹配性好及温度性能稳定的优点(温度系数可以控制在100pp以内)，同时，可对电阻进行激光修正。将薄膜电阻层202形成第一部分2021和第二部分2022，其中第一部分2021作为电阻的主体部分，第二部分2022作为后续形成连接至外电路的连接件的欧姆接触部分。在本实施例中，第一部分2021设置宽度为6μm的矩形，第二部分2022设置为边长为10μm的正方形，其中第一部分2021的长度根据设计的电阻器的电阻值进行设置。

示例性的，所述阻挡材料层可以是TiN或TiW，优选的，所述阻挡材料层为TiW。所述阻挡材料层的厚度为

厚度过高在后续刻蚀所述阻挡材料层的步骤中容易造成阻挡材料层的残留；厚度过低，阻挡层无法有效阻挡互连金属材料与薄膜电阻层的互溶。在本实施例中，形成TiW的厚度为

示例性的，所述导电连接层205的材料为Al。

根据本发明的半导体器件，由于不设置导电通孔连接薄膜电阻层与导电连接层，而在导电连接层中设置阻挡层避免薄膜电阻层与导电连接层的互溶，消除了导电通孔对所形成的半导体器件的电阻的影响，减少了影响温漂系数的变量，增加薄膜电阻集成器件的电阻稳定性。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种薄膜电阻的制造方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上形成有层间介电层；

在所述薄膜电阻层上形成覆盖所述第二部分的阻挡层；

2.如权利要求1所述的制造方法，其特征在于，所述薄膜电阻层的材料包括SiCr。

3.如权利要求1所述的制造方法，其特征在于，所述在所述薄膜电阻层上形成覆盖所述第二部分的阻挡层的步骤包括：

去除所述图案化的掩膜层。

4.如权利要求3所述的制造方法，其特征在于，所述阻挡层的材料设置为TiW，所述刻蚀工艺采用湿法刻蚀工艺。

5.如权利要求3所述的制造方法，其特征在于，所述阻挡层的厚度的范围为

6.如权利要求4所述的制造方法，其特征在于，所述湿法刻蚀工艺采用包含H₂O₂的溶液。

7.如权利要求4所述的制造方法，其特征在于，所述湿法刻蚀工艺在30℃-50℃的温度下进行。

8.如权利要求4所述的制造方法，其特征在于，在所述湿法刻蚀工艺的过程中还包括对所述半导体衬底施加振动操作。

9.如权利要求8所述的制造方法，其特征在于，所述振动操作的频率范围为50次/min-180次/min。

10.一种薄膜电阻，其特征在于，采用如权利要求1-9任意一项所述的制造方法制造。