TWI392080B - 具溝渠電容及溝渠電阻的半導體結構 - Google Patents

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Description

具溝渠電容及溝渠電阻的半導體結構
本發明係關於半導體結構中之電阻及電容。特別是關於可以有效地製造於半導體結構中之電容及電阻。
在半導體電路中，除了使用電晶體以及二極體作為主動元件外，使用電阻及電容搭配作為半導體電路中的被動元件也越來越常見了。使用電阻及電容搭配在一些例子中可以用來提供諧振電路。此外，電容及電阻的組合一般也可以用於單一半導體基板上整合積體類比元件、數位元件以及被動元件的系統晶片電路中。
雖然常見到在系統晶片電路的內容以及應用中使用電容及電阻搭配的半導體電路設計以及開發，與其他的半導體電路相同，其縮小元件及結構尺寸，卻同時受到增加或維持元件之效能的持續需求所影響。因此例如電容及電阻的被動元件常被加入深溝渠電容及深溝渠電阻的內容中。深溝渠電容及深溝渠電阻的特徵係於基板(例如半導體基板)具有大約100至大約200奈米的投影面積。於基板中(例如半導體基板)其亦具有大約5至大約10微米的深度。
Boyd等在美國專利第號5,352,923中教示了在積體電路中具有溝渠電阻，以及製造溝渠電阻的方法。在，923專利中揭露的溝渠電阻以及方法在兩個接觸部分使用較分隔兩個接觸部的中心部還要大的線寬的電阻溝渠。
Chakraverti等在美國專利第6,528,383號中教示一種半導體結構，其中包括深溝渠電容以及深溝渠電阻，以及製造的方法。用於深溝渠電容及深溝渠電阻的兩個深溝渠在單一半導體基板中同時蝕刻。
因為必須要增加半導體元件的效能，半導體元件及結構的尺寸也必定要減少，所以持續需要提供一種半導體元件以及結構可以在減少的尺寸中具有提升的效能。同時也包括具有電容以及電阻的半導體元件以及半導體結構。
本發明提供了一對在單一基板上包括溝渠電容以及溝渠電阻的結構，以及製造這樣結構的方法。在這樣的結構中，用於溝渠電容的電容溝渠所具有的線寬小於用在溝渠電阻的溝渠。在另一個結構及方法中，溝渠電阻包括：(1)導體材料層係不接觸包括電阻溝渠之導體區域；以及(2)電阻材料層係接觸包括電阻溝渠的導體區域。
本發明的結構一般係為半導體結構，雖然前述的結構及方法不一定產生半導體結構(也就是這些結構及方法可適用於半導體基板以外的地方)。
根據本發明，第一個結構在單一基板上包括一溝渠電容以及一溝渠電阻。用於溝渠電容的電容溝渠相較用於溝渠電阻的溝渠具有較窄的線寬尺寸。
根據本發明，第二個結構包括一基板，其包括電容溝渠以及電阻溝渠於其中。每個電容溝渠以及電阻溝渠更包括一導電區域位於其中的側壁及底部其中之一。此結構也包括一介電層完全覆蓋電阻溝渠中的導電區域，不過沒有完全覆蓋電阻溝渠中的導電區域。這個結構也包括導電材料層位於介電材料層的上方，並且完全填滿電容溝渠，卻沒有完全填滿電阻溝渠，也沒有接觸其中的導電區域。最後，這個結構包括電阻材料層填滿電阻溝渠並且接觸其中的導電區域。
根據本發明，提供一種在基板中形成電容溝渠及電阻溝渠的方法。每個電容溝渠及電阻溝渠包括導電區域位於其中的側壁及底部至少其中之一。此方法也提供形成一介電材料層完全覆蓋電容溝渠中的導電區域，卻不完全覆蓋電阻溝渠中的導電區域。此方法也提供形成導電材料層於介電材料層上，並且完全填滿溝渠，卻不完全填滿電阻溝渠以及保留為暴露的，而且沒有接觸其中的導電區域。最後，本發明提供形成電阻材料層以填滿電阻溝渠並且接觸其中的導電區域。
本發明提供一對結構，包括在單一基板上的一溝渠電容與一溝渠電阻，以及製造其中之一結構的方法。在其中之一結構中，用於溝渠電容的電容溝渠具有小於用於溝渠電阻的溝渠的線寬尺寸。在另一個結構及方法中，溝渠電阻包括：(1)導電材料層係不接觸包括電阻溝渠的導電區域；以及(2)電阻材料層係接觸包括電阻溝渠的導電區域。
第1至第4圖根據本發明的第一個實施例，顯示一系列剖面圖式，係說明製造包括溝渠電容以及溝渠電阻的半導體結構的漸進階段。
第1圖顯示半導體基板10，其包括電容溝渠CT及電阻溝渠RT位於其中。因此，半導體基板10為被蝕刻的半導體基板。電容溝渠CT及電阻溝渠RT的側壁位置是以半導體基板10上的一系列圖案化硬遮罩層12a、12b及12c所定義。最後，電阻導體連接區域14a環繞在半導體基板10之中的電阻溝渠RT，而第一電容板區域14b(亦即一般也是導電區域)環繞半導體基板10中的電容溝渠CT。
第1圖也顯示電阻溝渠的線寬LWR以及電容溝渠的線寬LWC。電阻溝渠的線寬LWR大於電容溝渠的線寬LWC。電阻溝渠的線寬LWR較佳是電容溝渠的線寬LWC的大約1.2至4倍。電阻溝渠的線寬LWR更佳是電容溝渠的線寬LWC的大約1.5至3倍。電阻溝渠的線寬LWR一般是從大約1000至5000埃，而電容溝渠的線寬LWC一般是從大約500至2000埃。雖然電阻溝渠RT及電容溝渠CT的單一溝渠深度對於實施例或是本發明都不是限制，但電阻溝渠RT及電容溝渠CT每個一般具有從大約4至大約10微米的單一溝渠深度。更確切地說，在本發明及實施例中，電阻溝渠RT的深度可以與電容溝渠CT的深度相同或不同。
第1圖中所示的半導體基板10、結構以及層都可以包括半導體製造技術中傳統的材料以及尺寸。第1圖中所示的半導體基板10、結構以及層都可以使用半導體製造技術中傳統的方法。
舉例來說，半導體基板10可以包括半導體材料，例如但不限於：矽、鍺、矽鍺合金、碳化矽、碳化矽鍺合金以及化合物半導體材料(例如：III－V族及II－VI族)。化合物半導體材料的非限定實例包含：砷化鍺、砷化銦以及磷化銦半導體材料。半導體基板10也可以包括絕緣層上半導體(SOI)基板，例如絕緣層上矽基板。半導體基板10可以具有單一晶向或是可以包括具有不同結晶方向的表面區域。後者在半導體技術中稱為混合基板。一般來說，半導體基板10包括或是由具有適當的整體摻雜的矽鍺合金半導體材料所組成。P型整體摻雜尤其常見，但在本發明中並不限於此。
圖案化硬遮罩層系列12a、12b及12c可以包括但不限於例如氧化物、氮化物或是氮氧化物硬遮罩材料。圖案化硬遮罩層系列12a、12b及12c也可以包括前述硬遮罩材料的合成物或是層狀物。一般來說，圖案化硬遮罩層系列12a、12b及12c包括氮化物或是氮氧化物硬遮罩材料對準於對應的氧化物硬遮罩材料上，其另外作為應力吸收材料。
圖案化硬遮罩層系列12a、12b及12c可以使用一些方法來形成。舉例但不限於熱氧化法、化學氣相沉積法(包括電漿強化化學氣相沉積法以及低壓化學氣相沉積法)以及物理氣相沉積法。一般來說，圖案化硬遮罩層系列12a、12b及12c的每層具有從大約500至2000埃的厚度。
最後，電阻導體連接區域14a以及第一電容板區域14b(同時也是導電區域)一般是將適當的摻雜物導入位在半導體基板10電阻溝渠RT及電容溝渠CT的側壁位置以及底部位置中形成的。摻雜物導入的方法包括但不限於熱擴散法、離子植入法、電漿摻雜法、電漿離子浸潤植入法、氣態摻雜法、固態摻雜法、液態摻雜法以及前述方法的適當組合。當基板10包括P型半導體材料時，每個電阻導體連接區域14a及第一電容板區域14b一般具有每立方公分從大約1e18至1e22摻雜原子的N型摻雜。N型摻雜可以使用適當的N型摻雜物形成。磷及砷是一般的N型摻雜物的例子。
為了製造第1圖中的半導體結構，先提供一個半導體基板(就是接著會被蝕刻形成半導體基板10)。毯覆硬遮罩層形成在半導體基板的表面上。一系列的圖案化光阻層被形成在毯覆硬遮罩層上。這系列的圖案化光阻層是用來在毯覆硬遮罩層中形成圖案化硬遮罩層系列12a、12b及12c。至少這系列的圖案化硬遮罩層系列12a、12b及12c(以及選擇性的圖案化光阻層系列)被用來當作遮罩以同時蝕刻半導體基板10中的電阻溝渠RT以及電容溝渠CT。最後，電阻導體連接區域14a以及電容板區域14b接著形成在半導體基板10之中。
第2圖顯示毯覆第一介電層16形成在第1圖所示的半導體結構上。毯覆第一介電層16被設置以覆蓋圖案化硬遮罩層系列12a、12b及12c的頂部以及側壁部，以及電容溝渠CT以及電阻溝渠RT的側壁以及底部。第2圖也顯示毯覆第一溝渠填入層18形成在毯覆第一介電層16上。
在第一個例子中，毯覆第一介電層16可以包括一般的傳統介電材料，例如氧化物、氮化物或是氮氧化物介電材料(一般是矽的氧化物、氮化物或是氮氧化物介電材料，不過也不排除其他的氧化物、氮化物或是氮氧化物)。前述的一般傳統介電材料具有在真空中量測到大約3至20的介電常數。毯覆第一介電層16也可以包括一般較高介電常數的介電材料，其具有的介電常數大約20至100。這樣的一般較高介電常數的介電材料可以包括但不限於：氧化鉿、矽化鉿、氧化鈦、氧化鑭、鈦酸鋇鍶(BSTs)以及鈦鋯酸鉛(PZTs)。前述的兩種型式的介電材料可以使用各種方法來形成。舉例但不限於：熱氧化法、熱氮化法、熱氮氧化法、化學氣相沉積法(具有不同的實施方式)、原子層沉積法以及物理氣相沉積法。
一般來說，毯覆第一介電層16包括至少一部分具有大約20至70埃厚度的氮化矽介電材料，然而本發明並不限於此。一般來說，毯覆第一介電層16係共形的，而且以化學氣相沉積或是原子層沉積方法來沉積，然而本發明並不限於此。
毯覆第一溝渠填入層18尺寸化厚度，而且電阻溝渠RT及電容溝渠CT尺寸化線寬，所以毯覆第一溝渠填入層18完全填滿至少電容溝渠CT的頂部，但是沒有完全填滿電阻溝渠RT。如前所述，電阻溝渠RT一般但並非絕對地具有大約1000至大約5000埃的電阻溝渠線寬LWR，電容溝渠則具有大約500至大約2000埃的電容溝渠線寬LWC。毯覆第一溝渠填入層18具有從圖案化硬遮罩層12a、12b、12c頂部開始量起大約250至1000埃的厚度。
毯覆第一溝渠填入層18可以包括任何適用於本發明的溝渠填入材料。導電溝渠填入材料則是最適當；半導體溝渠填入材料在某些特定情況下也可以使用，不過一般較不使用。導電溝渠填入材料舉例但不限於：金屬合金、金屬氮化物、金屬矽化物、複晶矽化物以及摻雜多晶矽(每立方公分1e18至1e22摻雜原子)導電材料。也可以使用組合或是多層結構。毯覆第一溝渠填入層18較佳地是共形的，並且完全填入整個電容溝渠CT。可選替地，毯覆第一溝渠填入層18也可以將電容溝渠CT連接然後去掉頂部來形成，如此產生一或多個孔洞埋在電容溝渠CT中。
前述的導電溝渠填入材料的非限定例子可以使用習知技術中所適用的方法來形成。這些方法例如但不限於化學氣相沉積法、原子層沉積法、物理氣相沉積法、濺鍍法、熱退火法、電漿處理法以及離子入法。一般來說，毯覆共形第一溝渠填入層18包括摻雜的多晶矽溝渠填入材料，其具有前述大約250至1000埃的厚度。
第3圖顯示：(1)一對圖案化第一溝渠填入層18a及18b位於電阻溝渠RT的周圍，因此未完全地填滿電阻溝渠RT以部份定義電阻開口RA(尤其也不接觸電阻導體連接區域14a)；以及(2)位在電容溝渠CT中的第二電容板18c完全填滿電容溝渠CT。第3圖也顯示：(1)一對圖案化第一介電層16a及16b形成在電阻溝渠RT中的該對圖案化第一溝渠填入層18a及18b之下；以及(2)一圖案化的電容介電層16c介於第二電容板18c以及第一電容板區域14b之間。此對圖案化第一溝渠填入層18a及18b及第二電容板層18c，與此對圖案化第一介電層16a及16b及此圖案化電容介電層16c，一般都是伴隨著毯覆第一溝渠填入層18的非等向性蝕刻，以及接著的毯覆第一介電層16的蝕刻(可為非等向性或是等向性)而形成。
在這個實施例中，非等向性蝕刻係使用非等向性蝕刻劑來進行。一般是非等向性電漿蝕刻劑。當毯覆第一溝渠填入層18包括摻雜多晶矽導電材料時，可以使用包括含氯蝕刻氣體合成物的電漿蝕刻劑來蝕刻。在非等向性蝕刻毯覆第一溝渠填入層18後，一部分在電阻溝渠RT底部的毯覆第一介電層16被露出來，而在電容溝渠CT底部則沒有毯覆第一介電層16被露出來。在電阻溝渠RT底部的毯覆第一介電層16的露出部分接著被蝕刻。當毯覆第一介電層16包括氧化矽介電材料或是其他含矽的介電材料時，可以使用包括含氯蝕刻氣體合成物的電漿蝕刻劑來蝕刻。毯覆第一介電層16也可以使用一般等向性蝕刻的濕蝕刻製程來蝕刻。舉例來說，當毯覆第一介電層16包括氧化矽介電材料時，可以使用含有氫氟酸或是氫氟酸材料的水溶液來有效地蝕刻。如第3圖所示，進行蝕刻以得到包括電阻導體連接區域14a的電阻開口的露出底部。因此，這個蝕刻步驟也就在形成電阻孔RA時暴露在電阻溝渠RT中的部份半導體基板10。
第4圖顯示圖案化第二電阻填入層20形成於第3圖中所示的電阻孔RA之中。圖案化第二電阻填入層20可以包括任何電阻材料。電阻材料一般相較第2圖中所示的毯覆第一溝渠填入層18，或是第3圖中所示的圖案化第一溝渠填入層18a及18b所包含的導電材料，具有較高的電阻。電阻材料可以包括一些形式的金屬氮化物、金屬矽化物、多晶矽化物、半導體材料以及少量摻雜多晶矽材料(也就是具有每立方公分大約1e4至大約1e10摻雜物原子的摻雜物濃度)，甚至未摻雜的多晶矽材料。電阻材料也可以使用與形成毯覆第一溝渠填入層18類似、相等或是一樣的方法。
一般來說，圖案化第二電阻填入層20包括少量摻雜多晶矽材料(如前所述)，或是未摻雜的多晶矽材料，並使用化學氣相沉積法來沉積。也可以使用其他前述關於毯覆第一溝渠填入層18的方法。一般來說，少量摻雜多晶矽材料是沉積成毯覆層，其具有足以完全填滿電阻孔RA的厚度。這個厚度一般是從大約1000至5000埃，然而本發明並不限於此。毯覆第二電阻填入層的多餘部份可以被平坦化，常常是使用一系列的圖案化硬遮罩層12a、12b、12c作為平坦化的終止層。可以使用任何的平坦化方法。舉例但不限於反應離子回蝕平坦法、機械平坦化法以及化學機械研磨平坦法。化學機械研磨平坦化法則尤其常見。
第4圖根據本發明的第一個實施例，顯示半導體結構的剖面圖式，其具有溝渠電容以及溝渠電阻形成並位於其中。
溝渠電容包括該第一電容板區域14b、圖案化電容介電層16c以及第二電容板18c。溝渠電阻包括電阻導體連接區域14a，一對圖案化第一介電層16a及16b、一對圖案化第一溝渠填入層18a及18b以及圖案化第二電阻填入層20。如第4圖所示，溝渠電容以及溝渠電阻均整合在單一半導體基板10中。溝渠電容以及溝渠電阻均使用自我對準方式製造。伴隨著自我對準方法，用於溝渠電容的電容溝渠所具有的線寬尺寸小於用於溝渠電阻的電阻溝渠。
第5圖到第8圖根據本發明的第二個實施例，顯示一系列剖面圖式，係說明製造包括溝渠電容以及溝渠電阻的半導體結構的漸進階段。
第5圖到第8圖與第1圖到第4圖相關，其中相同的參考數字表示類似或是相同的結構。實際上，第5圖複製了第1圖，而第6圖複製了第2圖。然而第7圖及第8圖(相較於第3圖及第4圖)顯示形成一對圖案化共形第二介電層19a及19b並且覆蓋此對圖案化第一溝渠填入層18a及18b。相較於該對圖案化第一介電層16a及16b，此對圖案化共形第二介電層19a及19b完全包覆一對圖案化第一溝渠填入層18a及18b。如此一來，在本發明的第二個實施例中，一對圖案化第一溝渠填入層18a及18b完全及圖案化第二電阻填入層20隔絕。因此，即使此對圖案化第一溝渠填入層18a及18b包括高導電溝渠填入材料，也不會影響包括圖案化第二電阻填入層20的電阻材料的電阻特性。
此對圖案化共形第二介電層19a及19b所包括的材料、所具有的厚度尺寸以及形成所使用的方法，可以與此對圖案化第一介電層16a及16b所包括的材料、所具有的厚度尺寸以及形成所使用的方法類似、等同或是相同。此對圖案化共形第二介電層19a及19b尤其可以包括具有大約50至大約150埃厚度的氧化矽材料。當包含多晶矽材料時，氧化矽材料可以伴隨此對圖案化第一溝渠填入層18a及18b的熱退火以及氧化(就是熱氧化)而形成。可使用的選替材料以及沉積方式例如但不限於：化學氣相沉積法、熱沉積法、原子層沉積法以及物理氣相沉積法。這些沉積法一般可以形成毯覆共形第二介電層，並且可以被非等向性蝕刻，以在形成此對圖案化共形第二介電層19a及19b時從電阻孔RA的底部移除部份的毯覆共形第二介電層。
第8圖根據本發明的第二個實施例，顯示包括溝渠電容以及溝渠電阻的半導體結構的剖面圖式。第二個實施例對應第一個實施例，其中第二個實施例及第一個實施例兩者都具有包括第一電容板區域14b、圖案化電容介電層16c以及第二電容板18c的溝渠電容。他們也相同地具有包括以一對圖案化第一介電層16a及16b及一對圖案化第一溝渠填入層18a及18b將電阻導體連接區域14a及圖案化第二電阻填入層20部份分隔的溝渠電阻。然而第二個實施例也包括一對圖案化共形第二介電層19a及19b，以用來完全地電性隔離此對圖案化第一溝渠填入層18a及18b及圖案化第二電阻填入層20。最後在第一個實施例及第二個實施例中，用於溝渠電容的電容溝渠相較溝渠電阻的電阻溝渠具有較窄的線寬。
第9圖至第11圖顯示在第4圖(也就本發明的第一實施例)中包括溝渠電容及溝渠電阻的半導體結構中形成一系列接觸的一系列剖面圖式。在第一個例子中，第9圖對應於第4圖，而相同的數字表示相同的結構。
第10圖顯示一接觸導電連接區域14c相鄰於電阻導體連接區域14a，以及一接觸導電連接區域14d相鄰於第一電容板區域14b。每個接觸導電連接區域14c及14d一般是利用離子植入的方法形成，其中摻雜物的極性及劑量接近用來形成電阻導體連接區域14a，及第一電容板區域14b的摻雜物極性與劑量。也可以使用其他摻雜物導入的方法，但選替地需要不同的製程條件。然而摻雜物的極性則不變。
在使用離子植入法時，此對接觸導電連接區域14c及14d可以伴隨第9圖中的半導體結構的適當遮罩來形成，並接著進行適當的離子植入製程步驟。離子植入製程步驟較佳地使用足以穿過此對圖案化硬遮罩層12a及12c的離子植入能量。
第11圖顯示一系列的接觸區域22a、22b、22c及22d，每個皆位於接觸各接觸導電連接區域14c及14d、圖案化第二電阻填入層20，以及第二電容板18c。
為了提供此對接觸區域22a及22d的位置，每個圖案化硬遮罩層12a及12c皆進一步圖案化，以提供一對二次圖案化硬遮罩層12a’及12a”，以及一對二次圖案化硬遮罩層12c’及12c”。此對圖案化硬遮罩層12a及12c的圖案化係暴露接觸導電連接區域14c及14d的部份，其一般包括來自半導體基板10的單晶矽材料。根據前述，每個圖案化第二電阻填入層20，以及第二電容板18c一般包括多晶矽材料，儘管具有不同的摻雜程度。
每個接觸區域22a、22b、22c及22d一般包括在半導體製造技術中常見的矽化物材料。可選替地，接觸區域22a及22d也可以包括具有覆蓋矽化物材料的摻雜多晶矽。也不排除其他的接觸材料，例如特定的金屬、金屬合金以及金屬氮化物，但是可能較難製造或是會提供給如第11圖所示之溝渠電容及溝渠電阻較差的電性連接。
接觸區域22a、22b、22c及22d可以包括金屬矽化物，係選自但不限於：鈦、鎢、鈷以及鎳的矽化物以及其合金。每個接觸區域22a、22b、22c及22d一般以自我對準矽化物方法(也就是自對準矽化物技術)形成，但也不排除其他的方法。這種用來形成金屬矽化物的自我對準矽化物方法在矽基板(也就是非晶、多晶或是單晶)上形成金屬層，接著熱退火此層狀結構以提供區域選擇性的金屬矽化層。多餘未反應金屬矽化物的形成金屬則使用適用於金屬矽化物形成金屬的蝕刻劑來移除。特定的金屬矽化物形成金屬一般可以用特定的蝕刻劑來蝕刻，而這一般是化學濕蝕刻劑。在一些實施例中，可以在選擇性蝕刻後進行第二次熱退火。
第11圖根據本發明的第一個實施例顯示在半導體結構中溝渠電容及溝渠電阻的導體連接示意圖的第一個實施例。導體連接示意圖提供分別佈線溝渠電容及溝渠電阻。溝渠電容(1)藉由接觸導體連接區域14d及接觸區域22d，以佈線至第一電容板區域14b；以及(2)藉由接觸層22c，以佈線至第二電容板18c。溝渠電阻則：(1)藉由電阻導體連接區域14a、接觸導體連接區域14c，以及接觸區域22a，以佈線至圖案化第二電阻填入層20(位在電阻孔RA的底部)的第一側；以及(2)藉由接觸區域22b佈線至圖案化第二電阻填入層20之暴露的第二側。
第12圖至第14圖根據本發明的第一個實施例顯示一系列剖面圖式，說明包括溝渠電容以及溝渠電阻的半導體結構上形成接觸結構的第二個實施方式。
第12圖對應並與第9圖及第4圖相同。相同的數字表示相同的結構。
第13圖顯示橋接導體連接區域14e安插於電阻導體連接區域14a以及第一電容板區域14b最接近部分之間。橋接導體連接區域14e的形成方式可以類似、等同或是相同於第10圖所示之形成接觸導體連接區域14c及14d的方式。
第14圖進一步顯示在第11圖中說明的相同的一對接觸區域22b及22c。同樣地，它們一般包括矽化物接觸材料。
第14圖根據本發明的第一個實施例顯示半導體結構中內連接溝渠電容以及溝渠電阻的第二個實施方式。在第14圖中，溝渠電容以及溝渠電阻利用連接溝渠電容的第一電容板區域14b及溝渠電阻的電阻導體連接區域14a的橋接導體連接區域14e以串聯地連接。將溝渠電容外部串聯至溝渠電阻則是透過接觸區域22b及22c。
第15圖及第16圖根據本發明的第一個實施例顯示一對剖面圖式，說明半導體結構中連接溝渠電容及溝渠電阻的第三種實施方式。
第15圖顯示類似於在第4圖、第9圖或第12圖中所示的溝渠電容及溝渠電阻，不過溝渠電阻中的電阻導體連接區域14a接觸溝渠電容中的第一電容板區域14b。因此，在連接溝渠電容及溝渠電阻的第三個實施方式中，就不需要如同第13圖及第14圖(亦即橋接導體連接區域14e)中所示的第二個實施方式的橋接導體連接區域，因為電阻導體連接區域14a及第一電容板區域14b之間的電性連接伴隨有效的接觸或重疊後而作用。如第16圖中所示，第三個實施方法仍然提供一對接觸區域22b及22c，以連接溝渠電阻及溝渠電容，或是以串聯連接。
在互相連接溝渠電容以及溝渠電阻的第三個實施例中，電阻導體連接區域14a及第一電容板區域14b的接觸或重疊可藉由單純地側向移動溝渠電阻接近溝渠電容而達成。另一個方法則是使用較深的離子植入以放大電阻導體連接區域14a以及第一電容板區域14b。另一個方法則是同時使用前述的兩種方法的結構。
描述於第9圖至第16圖之連接溝渠電阻以及溝渠電容的實施例。也適用於第8圖中本發明的第二個實施例。
本發明的較佳實施例是為說明本發明，而不是限制本發明的範圍。根據本發明之較佳實施例，包括整合於單一半導體基板之溝渠電容以及溝渠電阻之半導體結構的方法、材料、結構及尺寸可以修正或變更。進一步地根據本發明申請專利範圍，提供包括整合溝渠電容及溝渠電阻的結構。
RT．．．電阻溝渠
CT．．．電容溝渠
LWR．．．電阻溝渠的線寬
LWC．．．電容溝渠的線寬
RA．．．電阻孔
10．．．半導體基板
12a、12b、12c．．．圖案化硬遮罩層
12a’、12a”．．．二次圖案化硬遮罩層
12c’、12c”．．．圖案化硬遮罩層
14a．．．電阻導體連接區域
14b．．．第一電容板區域
14c、14d．．．接觸導電連接區域
14e．．．橋接導體連接區域
16．．．毯覆第一介電層
16a、16b．．．圖案化第一介電層
16c．．．圖案化電容介電層
18．．．毯覆第一溝渠填入層
18a、18b．．．圖案化第一溝渠填入層
18c．．．第二電容板
19a、19b．．．圖案化共形第二介電層
20．．．圖案化第二電阻填入層
22a、22b、22c、22d．．．接觸區域
本發明的目的以及優點可藉由較佳實施例的描述來了解。較佳實施例的描述可藉由參考所附的圖式來進一步了解。這些圖式包括：第1圖至第4圖根據本發明的第一個實施例，顯示一系列剖面圖式，係說明製造包括溝渠電容以及溝渠電阻的半導體結構的漸進階段；第5至第8圖根據本發明的第二個實施例，顯示一系列剖面圖式，係說明製造包括溝渠電容以及溝渠電阻的半導體結構的漸進階段；第9圖至第11圖根據本發明的第一個實施例顯示一系列剖面圖式，係說明連接溝渠電容以及溝渠電阻的第一具體實施例的漸進階段；第12圖至第14圖根據本發明的第一個實施例，顯示一系列剖面圖式，係說明連接溝渠電容以及溝渠電阻的第二具體實施例的漸進階段；第15圖至第16圖根據本發明的第一個實施例，顯示一系列剖面圖式，係說明連接溝渠電容以及溝渠電阻的第三具體實施例的漸進階段。
10．．．半導體基板
12a、12b、12c．．．圖案化硬遮罩層
14a．．．電阻導體連接區域
14b．．．第一電容板區域
16a、16b．．．圖案化第一介電層
16c．．．圖案化電容介電層
18a、18b．．．圖案化第一溝渠填入層
18c．．．第二電容板
20．．．圖案化第二電阻填入層

Claims (19)

  1. 一種半導體結構，包括：一溝渠電容及一溝渠電阻位於一單一基板中，其中用於該溝渠電容之一電容溝渠相較用於該溝渠電阻之一電阻溝渠具有較窄之線寬尺寸，其中：該溝渠電容包括填滿該電容溝渠之一導電材料；以及該溝渠電阻包含：該導電材料位於該電阻溝渠的一周圍；以及一電阻材料位於該電阻溝渠之一中心。
  2. 如申請專利範圍第1項之結構，其中該單一基板包括一單一半導體基板。
  3. 如申請專利範圍第1項之結構，其中該電阻材料接觸在該電阻溝渠中之導電材料。
  4. 如申請專利範圍第1項之結構，其中該電阻材料係以一介電材料與該電阻溝渠中之該導電材料分隔。
  5. 如申請專利範圍第1項之結構，其中：該導電材料包括一多晶矽導電材料；以及 該電阻材料包括一多晶矽電阻材料。
  6. 如申請專利範圍第5項之結構，其中該多晶矽導電材料相較該多晶矽電阻材料具有較高之摻雜程度。
  7. 一種半導體結構，包括：一基板，包括一電容溝渠以及一電阻溝渠位於其中，該電容溝渠及該電阻溝渠各包括一導電區域位於其中的一側壁及一底部至少其中之一；一介電材料層完全地覆蓋該電容溝渠中之該導電區域，但沒有完全覆蓋該電阻溝渠中之該導電區域；一導電材料層位於該介電材料層上，並且完全填滿該電容溝渠，但沒有完全填滿該電阻溝渠以及沒有接觸其中之該導電區域；以及一電阻材料層填滿該電阻溝渠並接觸其中之該導電區域。
  8. 如申請專利範圍第7項之結構，其中該電容溝渠相較該電阻溝渠具有較窄之線寬尺寸。
  9. 如申請專利範圍第7項之結構，其中該電阻材料層接觸該電阻溝渠中之該導電材料層。
  10. 如申請專利範圍第7項之結構，其中該電阻材料層沒有接觸該電阻溝渠中之該導電材料層。
  11. 如申請專利範圍第7項之結構，更包括一第二介電材料層插入於該導電材料層及該電阻溝渠中之該電阻材料層之間，並且隔離該導電材料層及該電阻溝渠中之該電阻材料層。
  12. 如申請專利範圍第7項之結構，其中包括該電容溝渠之該導電區域接觸包括該電阻溝渠之該導電區域。
  13. 如申請專利範圍第7項之結構，更包括一額外分隔導電區域連接包括該電容溝渠之該導電區域以及包括該電阻溝渠之該導電區域。
  14. 一種製造一結構之方法，包括：形成一電容溝渠及一電阻溝渠於一基板中，該電容溝渠及該電阻溝渠各包括一導電區域位於其中的一側壁及一底 部至少其中之一；形成一介電材料層以完全地覆蓋該電容溝渠中之該導電區域，但沒有完全覆蓋該電阻溝渠中之該導電區域；形成一導電材料層於該介電材料層上，並且完全填滿該電容溝渠，但沒有完全填滿該電阻溝渠，以及保留為暴露的，且沒有接觸其中之該導電區域；以及形成一電阻材料層填滿該電阻溝渠並接觸其中之該導電區域。
  15. 如申請專利範圍第14項之方法，其中在該基板中形成該電容溝渠及該電阻溝渠之步驟包括：形成具有較該基板中之該電阻溝渠為窄之一線寬的該電容溝渠。
  16. 如申請專利範圍第14項之方法，其中形成該介電材料層及形成該導電材料層之步驟包括：形成一毯覆介電材料層於該電容溝渠及該電阻溝渠中，以及一毯覆導電材料層於其上以完全填滿該電容溝渠並且不完全地填滿該導電溝渠，以及接著蝕刻該毯覆導電材料層及該共形毯覆介電材料層以暴露在該電阻溝渠之一底部之該導電區域。
  17. 如申請專利範圍第14項之方法，更包括形成一第二介電材料層於該導電材料層及該電阻溝渠之電阻材料層之間，並且隔離該導電材料層及該電阻溝渠之電阻材料層。
  18. 如申請專利範圍第17項之方法，其中形成該第二介電材料層之步驟包括氧化該導電材料層。
  19. 如申請專利範圍第17項之方法，其中形成該第二介電材料層之步驟包括：沉積該第二介電層於該導電材料層及該電阻溝渠中之該導電區域上，然後從該電阻溝渠中之該導電區域移除該第二介電材料層的一部份。
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