WO2023115421A1

WO2023115421A1 - 芯片及其形成方法、电子设备

Info

Publication number: WO2023115421A1
Application number: PCT/CN2021/140633
Authority: WO
Inventors: 万光星; 杨坚; 付楠
Original assignee: 华为技术有限公司
Priority date: 2021-12-22
Filing date: 2021-12-22
Publication date: 2023-06-29
Also published as: CN116648772A

Abstract

本申请实施例提供一种芯片以及芯片的形成方法、包含有该芯片的电子设备。主要用于提供一种可以减小占用面积的电阻器结构。该芯片包括衬底和堆叠在衬底上方的介电质层，沿介电质层和衬底的堆叠方向，介电质层内形成有槽，槽内填充有电阻材料，以形成电阻器(resistor)。也就是说，这里的电阻器是一种与衬底垂直的垂直沟槽电阻(vertical trench resistor，VTR)结构。另外，本申请给出的芯片还包括形成在衬底上的第一电结构和第二电结构，并且，第一电结构和第二电结构通过垂直沟槽电阻电连接。也就是，通过形成与衬底垂直的电阻器结构来减少占据面积。

Description

芯片及其形成方法、电子设备

技术领域

本申请涉及半导体技术领域，尤其涉及一种芯片以及芯片的形成方法、包含有该芯片的电子设备。

背景技术

随着半导体集成电路(integrated circuit，IC)工艺的持续演进，集成电路的集成度愈来愈高。另外，为了实现集成电路的电子器件的高阻值，对电阻器(resistor)的结构也提出了挑战。

图1示出的是目前集成电路中常采用的一种电阻器结构，在该集成电路中，第一导电通道021与第一金属层011电连接，第二导电通道022与第二金属层012电连接，为了实现第一金属层011和第二金属层012之间的高阻值，设置了电阻器03，并且使得电阻器03分别与第一导电通道021和第二导电通道022电连接。

如图1所示的，这里的电阻器03是通过平面的薄膜电阻层来实现，这样结构的电阻器03可以被称为平面电阻器，平面电阻器会占用较大的面积。除此之外，由于电阻器03的电阻R与长度L成正比例，那么，若需要更大的阻值时，就需要增加长度L，这样会进一步增加整个薄膜电阻层的面积，如此结构的电阻器03，与半导体器件尺寸的不断微缩演进相背离。所以，需要设计一种新型的能够减小占据面积的电阻器结构，以适配集成电路IC的高集成度发展。

发明内容

本申请提供一种芯片以及芯片的形成方法、包含有该芯片的电子设备。主要目的提供一种可以减小占用面积的电阻器结构。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，本申请提供了一种芯片，该芯片可以是存储器，还可以是处理器，或者可以为其他类型的芯片结构。

该芯片包括衬底和堆叠在衬底上方的介电质层，沿介电质层和衬底的堆叠方向，介电质层内形成有槽，槽内填充有电阻材料，以形成电阻器(resistor)。也就是说，这里的电阻器是一种与衬底垂直的垂直沟槽电阻(vertical trench resistor，VTR)结构。另外，本申请给出的芯片还包括形成在衬底上的第一电结构和第二电结构，并且，第一电结构和第二电结构通过垂直沟槽电阻电连接。

本申请给出的芯片中，通过在介电质层中开槽，且开设的槽是沿衬底和介电质层的堆叠方向，即槽与衬底是垂直的，再在槽内填充电阻材料，从而形成电连接第一电结构和第二电结构的电阻器。基于对该电阻器结构的描述，可以看出，相比现有的平面电阻，本申请涉及的电阻器属于垂直于衬底的VTR结构，这样的话，可以大大减小在衬底上所占用的面积，尤其对于高阻值电阻器，减小占用面积的效果更佳明显。

还有，对于这种垂直沟槽电阻结构，在设计时，可以通过调整槽的深度和长度，以及调整填充在槽内的电阻层的厚度，可以灵活的改变阻值大小，从而适用于不同场景的需求。

在一种可能的实现方式中，槽的侧面和靠近衬底的底面均被电阻材料覆盖，以形成电阻层；槽内还填充有介质隔离层，介质隔离层覆盖在电阻层上。

可以这样理解该实现方式，仅在槽的侧面和底面形成电阻层，即电阻层没有将槽填满，如此的话，该种电阻器的长度为槽的周长，可以明显的提升电阻值，以适用高阻抗(high resistance)场景。

在一种可能的实现方式中，槽具有相对的第一侧面和第二侧面，第一侧面上的电阻层和第二侧面上的电阻层之间存在间隙，该间隙被介质隔离层填满，第一侧面上的电阻层与第一电结构电连接，第二侧面上的电阻层与第二电结构电连接。

这样设计的话，第一电结构的电流可以依次通过第一侧面上的电阻层、底面上的电阻层和第二侧面上的电阻层，流入第二电结构。如此的话，可以明显的增加电阻器的长度尺寸，适配于高阻值场景，比如，可以被应用在电阻值大于1000欧姆(ohm)的场景中。

在一种可能的实现方式中，第一电结构包括第一导电通道，第二电结构包括第二导电通道，第一导电通道和第二导电通道均沿堆叠方向延伸；第一导电通道和第二导电通道均设置在电阻器的远离衬底的一侧，且第一导电通道与第一侧面上的电阻层电连接，第二导电通道与第二侧面上的电阻层电连接。

这里的第一导电通道和第二导电通道均可以采用后段工艺形成。

在一种可能的实现方式中，槽的侧面和靠近衬底的底面均被电阻材料覆盖，以形成电阻层，且槽的相对的侧面之间被电阻层填满。

在实施例中，由于槽的相对的侧面之间被电阻材料填满，进而，该电阻器的长度尺寸等效于槽沿堆叠方向的深度尺寸，这种结构的电阻器适配于低电阻或者中电阻场景需求，比如，电阻值在600欧姆左右的半导体器件中。

在一种可能的实现方式中，第一电结构包括第一导电通道，第二电结构包括第二导电通道，第一导电通道和第二导电通道均沿堆叠方向延伸；第一导电通道和第二导电通道均设置在电阻器的远离衬底的一侧，第一导电通道和第二导电通道均与电阻层电连接。

在一种可能的实现方式中，槽内还填充有隔离阻止层；槽的侧面和靠近衬底的底面均被隔离阻止层覆盖，电阻层覆盖在隔离阻止层上。

通过先在槽的侧面和底面形成隔离阻止层，再在隔离阻止层上形成电阻层，也就是说，利用隔离阻止层将电阻层和介电质层隔离开。这样的话，一是可以防止电阻材料扩散至介电质层，起到提升电阻性能的作用；二是在设计时，通过调节隔离阻止层的厚度，可以改变电阻层的厚度，以调节形成的电阻器的电阻值大小。

在一种可能的实现方式中，电阻器采用中段工艺形成在衬底上。

通过中段工艺制备电阻器，可以进一步减小占用面积。

在一种可能的实现方式中，衬底包括浅沟槽隔离区和用于形成晶体管的有源区，电阻器形成在浅沟槽隔离区上。

将电阻器设置在非功能区，可以进一步的减小占据面积，提升功能区的电子器件的集成度。

在一种可能的实现方式中，用于形成电阻器的电阻材料包括氮化钛(TiN)、钨(W)中的至少一种。

在一种可能的实现方式中，电阻器贯通至浅沟槽隔离区的浅沟槽隔离绝缘体。

第二方面，本申请还提供了一种芯片的形成方法，该形成方法包括：

在衬底上形成介电质层；

沿介电质层和衬底的堆叠方向，在介电质层内形成槽；

在槽内填充电阻材料，以形成电阻器，并使得电阻器电连接位于衬底上的第一电结构和第二电结构。

本申请给出的形成方法在制备芯片时，由于用于填充电阻材料的槽是沿着介电质层和衬底的堆叠方向开设，那么，这样形成的电阻器是垂直于衬底的电阻结构，相比与衬底平行的平面型电阻器，可以减少在衬底上占据的空间，以使得制得的芯片能够沿着高集成度趋势发展。

在第二方面可能的实现方式中，在槽内填充电阻材料，以形成电阻器包括：

在槽的侧面和靠近衬底的底面均填充电阻材料，以在槽的侧面和靠近衬底的底面形成电阻层；再填充介质材料，以在电阻层上形成介质隔离层。

在保障槽尺寸不变的条件下，通过上述方式形成的电阻器可以明显的增加电阻器的长度尺寸，进而形成的电阻器为高阻值电阻。

在槽的侧面和靠近衬底的底面均填充电阻材料，使得槽的相对的侧面之间被电阻材料形成的电阻层填满。

这样制得的电阻器可以被应用在高阻抗(low resistance)场景和中阻抗(middle resistance)场景。

在第二方面可能的实现方式中，在槽的侧面和靠近衬底的底面均填充电阻材料，形成电阻层之前，包括：

槽的侧面和靠近衬底的底面均形成隔离阻止层，以在隔离阻止层上形成电阻层。

也就是说，在填充电阻材料之前，先填充隔离介电材料，以使得芯片在被应用过程中，抑制电阻材料扩散至介电质层中，影响电阻器的性能。

在第二方面可能的实现方式中，采用中段工艺在衬底上形成电阻器。

即在完成前段工艺电子器件之后，在完成中段工艺的介电质层后，在该介电质层内开设槽，制得电阻器。

在第二方面可能的实现方式中，衬底包括浅沟槽隔离区；在介电质层内形成槽包括：

在浅沟槽隔离区上方的介电质层内形成槽，以使得制得的电阻器形成在浅沟槽隔离区上。同样的，这样可以避免将电阻器设置在包含晶体管的晶体管区，以占据晶体管占据的面积。

第三方面，本申请还提供了一种电子设备，包括电路板和上述第一方面任一实现方式中的芯片，或者包括上述第二方面任一实现方式制得的芯片，其中，芯片设置在电路板上，并与电路板电连接。

本申请实施例提供的电子设备包括第一方面实施例或者第二方面实施例的芯片，因此本申请实施例提供的电子设备与上述技术方案的芯片能够解决相同的技术问题，并达到相同的预期效果。

附图说明

图1为现有技术中一种电阻器的工艺结构图；

图2为本申请实施例提供的一种芯片的部分工艺结构图；

图3为本申请实施例提供的一种包含电阻器的芯片的部分工艺结构图；

图4为本申请实施例提供的一种包含电阻器的芯片的另一方位的部分工艺结构图；

图5为本申请实施例提供的一种包含电阻器的芯片的部分工艺结构图；

图6为本申请实施例提供的一种包含电阻器的芯片的另一方位的部分工艺结构图；

图7为本申请实施例提供的一种包含电阻器的芯片的部分工艺结构图；

图8为本申请实施例提供的一种电阻器的工艺结构图；

图9为本申请实施例提供的一种包含电阻器的芯片的另一方位的部分工艺结构图；

图10为本申请实施例提供的一种包含电阻器的芯片的部分工艺结构图；

图11为本申请实施例提供的一种包含电阻器的芯片的部分工艺结构图；

图12为本申请实施例提供的一种电阻器的工艺结构图；

图13为本申请实施例提供的一种制备芯片的流程框图；

图14a至图14h为本申请实施例提供的一种芯片制作方法中各步骤完成后对应的工艺结构剖面图；

图15a至图15c为本申请实施例提供的一种芯片制作方法中各步骤完成后对应的工艺结构剖面图；

图16a至图16i为本申请实施例提供的一种芯片制作方法中各步骤完成后对应的工艺结构剖面图。

附图标记：

011-第一金属层；012-第二金属层；

021-第一导电通道；022-第二导电通道；

03、30-电阻器；

301-电阻层；302-介质隔离层；303-隔离阻止层；

10-衬底；

20-介电质层；

40-接触孔；

50-槽；

60-介质帽层；

701-硬质掩膜层；702-光刻胶层；

80-浅槽隔离绝缘体。

具体实施方式

本申请实施例提供一种电子设备。该电子设备可以包括手机(mobile phone)、平板电脑(pad)、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)，还可以是服务器(server)，也可以是数据中心(data center)、显示器(display)等设备。本申请实施例对上述电子设备的具体形式不做特殊限制。

上述不同类别的电子设备中，可以包括芯片，该芯片可以包括存储器，或者，中央处理单元(central processing unit，CPU)，又或者，图像图形处理单元(graphic processing unit，GPU)等。

在诸如这些不同功能的芯片中，会设计有集成电路(integrated circuit，IC)，集成电路包括了不同的电子器件，比如，p-型场效应晶体管(p-field effect transistor，PFET)、n-型场效应晶体管(n-field effect transistor，NFET)，双极性结型晶体管(bipolar junction transistor，BJT)等，场效应晶体管(field effect transistor，FET)可以包括鳍式场效应晶体管(fin field effect transistor，FinFET)、金属-氧化物半导体场效应管(metal-oxide semiconductor FET，MOS-FET)等，除此之外，在集成电路IC中，还会集成被动元件(Passive components)，又称无源器件，例如，电阻器(resistor)、电容(capacitor)、电感(inductor)等。

图2示出了一种芯片的工艺剖面图的部分，如图2所示的，芯片的衬底包括衬底A区和衬底B区，衬底A区和衬底B区被用作不同的目的，例如，在衬底A区可以用于形成逻辑电路，比如，用于形成逻辑电路中的实现不同功能的晶体管，在衬底B区，可以用于形成电压供应和接地。进而，可以把衬底A区称为晶体管区，衬底B区称为浅槽隔离(shallow trench isolation，STI)区。

在可实现的工艺中，芯片的工艺流程一般包括前段工艺(front of the line，FOL)、中段工艺(middle of line，MOL)和后段工艺(back of line，BOL)；其中，在前段工艺中，主要包括在衬底A区形成晶体管等一些电子器件，在衬底B区形成浅槽隔离器件等，比如，可以在衬底B区形成STI结构沟槽，STI结构沟槽用于隔离在衬底上形成的N阱和P阱，还有，在中段工艺中，主要形成接触(contact)孔40，在后段工艺中，形成金属互连线。前段工艺的电子器件通过中段工艺的接触孔40与后段工艺的金属互连线电连接，以形成集成电路IC。

在图2示出的集成电路IC中，不仅包括晶体管等有源器件，还会包括电阻器等无源器件。本申请实施例提供了一种电阻器结构，该电阻器结构在能够实现高电阻的基础上，还可以降低占用面积，以适配集成电路IC的高集成度。

图3示出了本申请实施例提供的一种电阻器的工艺结构图，且图3是沿着图2所示结构的X-Z平面剖切得到，图4示出了电阻器的另一方位的工艺剖面图，图4是沿着图3所示结构的A-A剖切得到。一并结合图3和图4，芯片的衬底10上形成有介电质层20，也就是，介电质层20和衬底10沿图3和图4所示的Z方向堆叠，沿着介电质层20和衬底10的堆叠方向Z方向，在介电质层20内形成有槽，槽内填充有电阻材料，以形成电阻器(resistor)30。

由图3和图4所示电阻器30的结构可以看出，本申请实施例给出的电阻器30是一种与衬底10相垂直的垂直沟槽电阻(vertical trench resistor，VTR)结构。这样的话，相比现有的平面电阻器，本申请涉及的垂直沟槽电阻VTR结构可以明显的减少电阻器 30在衬底10上所占用的面积，从而，可以提升芯片中集成电路IC的集成度。

在一些可以选择的实现方式中，如图3和图4所示，可以通过中段工艺将电阻器30形成在衬底10上，比如，如图2、图3和图4所示的，在中段工艺过程中，先在前段工艺形成的电子器件的基础上，形成层间介电质层(interlayer dielectric layer，ILD，也可以被称为ILD1)，再在ILD1内开设槽，然后在槽内填充电阻材料，以形成垂直沟槽电阻VTR结构，前段工艺的介电质层可以被称为ILD0。对于中段工艺中的接触孔40，在可实现工艺时，可以在开设用于形成垂直沟槽电阻VTR结构的槽时，同步开设用于形成接触孔40的槽，也可以不同步执行两种槽，本申请对于中段工艺中的垂直沟槽电阻VTR的具体可实现工艺步骤不做特殊限定。

如上述所述的，若将垂直沟槽电阻VTR结构设置在中段工艺中，不会占据前段工艺电子器件和后段工艺金属互连线的面积，进而，可以进一步的提升前段工艺和后段工艺的集成度。

另外，如图3和图4所示，垂直沟槽电阻VTR结构设置在衬底B区上，也就是形成在浅槽隔离(shallow trench isolation，STI)区上方。当垂直沟槽电阻VTR结构设置在浅槽隔离区上方的中段工艺中时，即形成在非功能区时，可以进一步的节省面积。

图5和图6示出了利用本申请实施例给出的垂直沟槽电阻VTR结构电连接第一电结构和第二电结构的工艺结构图，其中，图5是沿X-Z平面剖切得到的工艺结构图，图6是沿着图5所示结构的B-B剖切得到。一并结合图5和图6，在该实施例中，第一电结构包括第一导电通道021，第二电结构包括第二导电通道022，另外，在ILD1的远离ILD0的一侧形成ILD2，第一导电通道021和第二导电通道022均形成在ILD2内，以及第一导电通道021和第二导电通道022均与电阻器30电连接，这样的话，第一导电通道021中的电流可以经电阻器30流入第二导电通道022。

具体设计时，可以根据公式电阻

其中，ρ为电阻率，L为长度，W为宽度，t为厚度，计算得到电阻值R。结合图5和图6，当需要改变电阻器的电阻值R时，可以改变槽的沿Z方向的尺寸W，沿X方向的尺寸t，沿Y方向的尺寸L中的至少一个，或者，改变电阻材料，以改变电阻率ρ，从而来改变电阻器30的电阻值R。

需要说明的是：本申请涉及的电阻器30在衬底10上所占用的面积，指的是沿平行于衬底10的方向，所述电阻器30占据的面积。

对于图5中的第一导电通道021和第二导电通道022，在一些可实现工艺中，可以通过后段工艺形成在电阻器30的上方。除此之外，如图5所示的，第一导电通道021的远离电阻器30的一端形成有第一金属层011，第二导电通道022的远离电阻器30的一端也形成有第二金属层012，这里的第一金属层011和第二金属层012也可以通过后段工艺形成，且第一金属层011和第二金属层012可以是后段工艺中的金属互连线的部分金属互连线。

在一些可选择的实施例中，如图5，在形成电阻器30之后，在形成ILD2之前，可以先在ILD1的表面上形成介质帽(cap)层，再在介质帽层上形成ILD2，以及在ILD2中形成贯通至电阻器30的第一导电通道021和第二导电通道022。

在具体实施时，如图3、图4和图5，以及图6所示的电阻器30的电阻值，与沿 X方向、沿Y方向和沿Z方向的尺寸相关，比如，如图6所示的，设计电阻器30沿Z方向的L尺寸时，电阻器30可以贯通至浅槽隔离(shallow trench isolation，STI)区的浅槽隔离绝缘体80，也可以不贯通至浅槽隔离绝缘体80。

图7和图9是本申请实施例给出的另一种电阻器30的工艺结构图，和上述图3一样，图7可以认为是沿着图2所示结构的X-Z平面剖切得到，图9是沿着图7所示结构的C-C剖切得到，图8示出的是图7中的电阻器30的放大图。如图7和图9所示，该实施例中的电阻器30也是一种与衬底10垂直的垂直沟槽电阻结构，和上述图3和图4所示的垂直沟槽电阻结构的电阻器30不同的是，在图7、图8和图9的电阻器30结构中，开设在介电质层20中的槽的侧面，以及靠近衬底10的底面均被电阻材料覆盖，以形成图8所示的电阻层301，除此之外，在槽内还填充有介质隔离层302，且介质隔离层302覆盖在电阻层301上。而在上述图3和图4所示的垂直沟槽电阻结构的电阻器30中，槽的相对的侧面之间被电阻层301填充满。

也就是说，相比上述图3至图5所示电阻器30结构，图7至图9所示的槽内没有被电阻材料填充满，而是还填充有用于电隔离侧面上的电阻层301的介质隔离层302。这样的话，图7至图9所示的电阻器30的长度L等于如图8所示的沿Z方向的长度L1、沿X方向的长度L3和沿Z方向的长度L2之和，电阻器30的宽度等于图9所示的沿Y方向的长度W，电阻器30的厚度等于图8所示的t，在具体设计时，可以根据公式电阻

其中，ρ为电阻率，L为长度，W为宽度，t为厚度，且L＝L1+L2+L3，从而计算得到电阻值R。

由上述图8所示的电阻器30结构以及计算公式可以看出，该电阻器30可以进一步的增加长度L，从而，可以增加电阻值R，以使得这样的电阻器30结构被应用在高阻值(high resistance)场景中。并且，这种结构的电阻器的电阻的调节范围更广，精度更高，阻值也会更稳定，被应用的场景会更广泛。

图7至图9所述的电阻器，和上述图3和图4所示的电阻器30结构一样，可以被设置在中段工艺中，也可以设置在浅槽隔离区上，以充分利用非功能区的空间，提升功能区的器件的集成度。

图10示出了包含图6至图9给出的垂直沟槽电阻VTR结构的芯片的工艺结构图，图11展示了图10中的电阻器电连接第一电结构和第二电结构的结构图。一并结合图10和图11，在该实施例中，第一电结构同样包括第一导电通道021，第二电结构包括第二导电通道022，在ILD1的远离ILD0的一侧形成ILD2，第一导电通道021和第二导电通道022均形成在ILD2内，以及，形成在ILD2上的第一金属层011与第一导电通道021电连接，形成在ILD2上的第二金属层012与第二导电通道022电连接。

另外，图11所示的槽具有相对的第一侧面M1面和第二侧面M2面，第一侧面M1面上的电阻层301和第二侧面M2面上的电阻层301之间被介质隔离层302电隔离开，第一侧面M1面上的电阻层301与第一导电通道021电连接，第二侧面M2面上的电阻层301与第二导电通道022电连接。

进而，第一导电通道021的电流经第一侧面M1面上的电阻层301、底面M3面上的电阻层301和第二侧面M2面上的电阻层流至第二导电通道022。很容易的看出，从第一导电通道021至第二导电通道022的电流传输路径较长，明显的会提升电阻值，适配于高阻值场景。

在一些可以选择的实施方式中，可以在形成电阻器30之后，在形成ILD2之前，可以先在ILD1的表面上形成介质帽(cap)层，再在介质帽层上形成ILD2，以及在ILD2中形成第一导电通道021和第二导电通道022。

图12是本申请实施例给出的又一种电阻器30结构，和上述给出的两种电阻器30结构不同的是，该实施例的电阻器30结构还包括图12所示的隔离阻止层303，隔离阻止层303形成在槽的侧面和底面，电阻层302覆盖在隔离阻止层303上。也就是说，采用隔离阻止层303将电阻层301和介电质层20隔离开，这样一来，可以较大程度的减小电阻材料扩散至介电质层20中，以起到提升电阻性能的目的。进而，利用图12所示的包含隔离阻止层303时，可以进一步的提升垂直沟槽电阻VTR结构的电阻性能。

在一些可以选择的实现方式中，形成电阻层301的电阻材料可以选择氮化钛(TiN)、钨(W)中的至少一种。

在一些实现方式中，隔离阻止层303可以采用氮化钛(TiN)、氮化钽(TaN)等材料。当然，也可以选择其他隔离材料。

还有，在一些可以选择的实现方式中，介质隔离层302可以采用氮化钛(TiN)、氮化钽(TaN)等材料。

图12给出的是在图8所示电阻器30结构的基础上，增加了隔离阻止层303。另外，也可以在图3和图4所示电阻器30基础上增加隔离阻止层303，也就是说，先在槽的底面和侧面形成隔离阻止层303，再填充电阻材料，以使得电阻材料将槽的剩余空间填满。

再参阅图12，隔离阻止层303不仅能够抑制电阻材料朝介电质层20扩散，在具体工艺过程中，可以起到调节电阻层301厚度的作用，以使得同样尺寸的槽，制得具有不同电阻值的电阻器30。

对于上述给出的不同结构的电阻器30，沿着图2所示的X-Z切面剖切后，电阻器30的横断面为矩形结构，即用于填充电阻材料的槽为矩形孔。在另外一些可以选择的实现结构中，电阻器30的横断面为梯形结构。

还有，本申请还给出了一种芯片的形成方法，通过该方法可以制得本申请上述实施例涉及的电阻器30，具体的芯片的形成方法见图13所示：

步骤S1：在衬底上形成介电质层。

该步骤中的介电质层可以是通过中段工艺形成，这样的话，不会使得最终制得的电阻器占据前段工艺晶体管等器件和后段金属互连线的面积。

步骤S2：沿介电质层和衬底的堆叠方向，在介电质层内形成槽。

也可以这样理解，槽的延伸方向与衬底相垂直。

步骤S3：在槽内填充电阻材料，以形成电阻器，并使得电阻器电连接位于衬底上的第一电结构和第二电结构。

这样形成的电阻器为上述所述的垂直沟槽电阻VTR结构。

下面结合工艺结构图对本申请涉及的芯片的形成方法详细介绍，具体如下：

图14a至图14h给出了一种制备芯片的具体工艺方法对应的工艺结构图，且制备的该芯片中包含本申请实施例提供的垂直沟槽电阻VTR结构。

如图14a，通过前段工艺在衬底10上形成前段工艺器件，然后，在前段工艺的ILD0上形成中段工艺的ILD1。另外，图14a显示的是衬底10的浅槽隔离区B区部分工艺结构。

如图14b，在ILD1内开设槽50，且槽50的延伸方向与衬底10相垂直。

对于槽50的沿Z方向的尺寸、沿X方向的尺寸和沿Y方向的尺寸需要根据最终设计的电阻器的电阻值决定。在图14b示例性的示出了槽50贯通至浅槽隔离区B区的浅槽隔离绝缘体。

如图14c，在槽50的侧面和底面形成隔离阻止层303。在可实现的工艺中，可以采用沉积法形成隔离阻止层303，进而，如图14c所示的，在ILD1的表面也形成有隔离阻止层303。

如图14d，再在槽50的剩余空间内填充电阻材料，以形成电阻层301，从而，制得与衬底10相垂直的电阻器30。

对于形成电阻层301的电阻材料，以及形成隔离阻止层303的材料上述已经给出了可选择的材料，在此不再赘述。

如图14e，去除ILD1表面形成的隔离阻止层303和电阻层301。比如，可以采用化学机械研磨(chemical mechanical polish，CMP)工艺去除隔离阻止层303和电阻层301。

如图14f，在包含有电阻器30的ILD1上形成介质帽(cap)层60。

如图14g，由于该实施例涉及的电阻器30是形成在衬底的浅槽隔离区B区，进而，在完成图14f所示的介质帽(cap)层60之后，就可以在ILD1内形成接触孔40。

如图14h，然后在介质帽(cap)层60上形成ILD2，在ILD2内形成导电通道，导电通道中的其中两个导电通道通过电阻器30电连接，再在ILD2上形成金属层，其中，金属层中包括了与第一导电通道电连接的第一金属层，以及与第二导电通道电连接的第二金属层。

当然，在可实现的结构中，通过后段工艺可以形成多层金属层，以电连接位于前段工艺的电子器件。

在可选择的工艺中，如图15a所示的，可以在开设用于填充电阻材料的槽50之前，在ILD1上依次堆叠硬质掩膜层701、光刻胶层702。再如图15b所示，对光刻胶层702进行构图，形成图15c所示的槽50。对于图15c中的硬质掩膜层701，可以在执行图14d至图14e时，将硬质掩膜层701和位于ILD1上方的电阻材料一并移除。

图16a至图16i给出了一种制备芯片的具体工艺方法对应的工艺结构图，且制备的该芯片中也包含本申请实施例提供的垂直沟槽电阻VTR结构。

如图16a，通过前段工艺在衬底10上形成前段工艺器件，然后，在前段工艺的ILD0上形成中段工艺的ILD1。另外，图16a显示的是衬底10的浅槽隔离区B区部分工艺结构。

如图16b，在ILD1内开设槽50，且槽50的延伸方向与衬底10相垂直。

和上述给出的芯片制备方法一样，对于槽50的沿Z方向的尺寸、沿X方向的尺寸和沿Y方向的尺寸需要根据最终设计的电阻器的电阻值决定。

如图16c，在槽50的侧面和底面形成隔离阻止层303。在可实现的工艺中，可以采用沉积法形成隔离阻止层303，进而，如图16c所示的，在ILD1的表面也形成有隔离阻止层303。

如图16d，再在槽50内形成电阻层301，即电阻层301覆盖在隔离阻止层303上，且不能使得电阻层301将槽50的剩余空间填充满。

如图16e，在槽50的剩余空间内填充介电质材料，以形成介质隔离层302，从而将相对两侧面上的电阻层301电隔离开。这样的话，制得与衬底10相垂直的电阻器30。

如图16f，去除ILD1表面形成的隔离阻止层303和电阻层301以及介质隔离层302。示例的，可以采用化学机械研磨(chemical mechanical polish，CMP)工艺去除这些层结构。

如图16g，在包含有电阻器30的ILD1上形成介质帽(cap)层60。

如图16h，由于该实施例涉及的电阻器30是形成在衬底的浅槽隔离区B区，进而，在完成图14f所示的介质帽(cap)层60之后，就可以在ILD1内形成接触孔40。

如图16i，然后在介质帽(cap)层60上形成ILD2，在ILD2内形成导电通道，导电通道中的其中两个导电通道通过电阻器30电连接，再在ILD2上形成金属层，其中，金属层中包括了与第一导电通道电连接的第一金属层，以及与第二导电通道电连接的第二金属层。

需要说明的是，在上述给出的芯片的两种制备方法中，可以额外的增加一些工艺步骤，或者其中某一工艺可以进一步的细化，在此不再描述。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims

一种芯片，其特征在于，包括：

衬底；

介电质层，堆叠在所述衬底上方，沿所述介电质层和所述衬底的堆叠方向，所述介电质层内形成有槽，所述槽内填充有电阻材料，以形成电阻器；

第一电结构和第二电结构，所述第一电结构和所述第二电结构均形成在所述衬底上，且所述第一电结构通过所述电阻器与所述第二电结构电连接。
根据权利要求1所述的芯片，其特征在于，所述槽的侧面和靠近所述衬底的底面均被所述电阻材料覆盖，以形成电阻层；

所述槽内还填充有介质隔离层，且所述介质隔离层覆盖在所述电阻层上。
根据权利要求2所述的芯片，其特征在于，所述槽具有相对的第一侧面和第二侧面，所述第一侧面上的所述电阻层和所述第二侧面上的所述电阻层之间存在间隙，所述间隙被所述介质隔离层填满，所述第一侧面上的所述电阻层与所述第一电结构电连接，所述第二侧面上的所述电阻层与所述第二电结构电连接。
根据权利要求3所述的芯片，其特征在于，所述第一电结构包括第一导电通道，所述第二电结构包括第二导电通道，所述第一导电通道和所述第二导电通道均沿所述堆叠方向延伸；

所述第一导电通道和所述第二导电通道均设置在所述电阻器的远离所述衬底的一侧，且所述第一导电通道与所述第一侧面上的所述电阻层电连接，所述第二导电通道与所述第二侧面上的所述电阻层电连接。
根据权利要求1所述的芯片，其特征在于，所述槽的侧面和靠近所述衬底的底面均被所述电阻材料覆盖，以形成电阻层，且所述槽的相对的侧面之间被所述电阻层填满。
根据权利要求5所述的芯片，其特征在于，所述第一电结构包括第一导电通道，所述第二电结构包括第二导电通道，所述第一导电通道和所述第二导电通道均沿所述堆叠方向延伸；

所述第一导电通道和所述第二导电通道均设置在所述电阻器的远离所述衬底的一侧，且所述第一导电通道和所述第二导电通道均与所述电阻层电连接。
根据权利要求1-6中任一项所述的芯片，其特征在于，所述槽内还填充有隔离阻止层；

所述槽的侧面和靠近所述衬底的底面均被所述隔离阻止层覆盖，所述电阻层覆盖在所述隔离阻止层上。
根据权利要求1-7中任一项所述的芯片，其特征在于，所述电阻器采用中段工艺形成在所述衬底上。
根据权利要求1-8中任一项所述的芯片，其特征在于，所述衬底包括浅沟槽隔离区，所述电阻器形成在所述浅沟槽隔离区上。
一种芯片的形成方法，其特征在于，所述形成方法包括：

在衬底上形成介电质层；

沿所述介电质层和所述衬底的堆叠方向，在所述介电质层内形成槽；

在所述槽内填充电阻材料，以形成电阻器，并使得所述电阻器电连接位于所述衬底上的第一电结构和第二电结构。
根据权利要求10所述的芯片的形成方法，其特征在于，在所述槽内填充电阻材料，以形成电阻器包括：

在所述槽的侧面和靠近所述衬底的底面均填充所述电阻材料，以在所述槽的侧面和靠近所述衬底的底面形成电阻层；

再填充介质材料，以在所述电阻层上形成介质隔离层。
根据权利要求10所述的芯片的形成方法，其特征在于，在所述槽内填充电阻材料，以形成电阻器包括：

在所述槽的侧面和靠近所述衬底的底面均填充所述电阻材料，使得所述槽的相对的侧面之间被所述电阻材料形成的电阻层填满。
根据权利要求11或12所述的芯片的形成方法，其特征在于，在所述槽的侧面和靠近所述衬底的底面均填充所述电阻材料，形成所述电阻层之前，包括：

所述槽的侧面和靠近所述衬底的底面均形成隔离阻止层，以在所述隔离阻止层上形成所述电阻层。
根据权利要求10-13中任一项所述的芯片的形成方法，其特征在于，采用中段工艺在所述衬底上形成所述电阻器。
根据权利要求10-14中任一项所述的芯片的形成方法，其特征在于，所述衬底包括浅沟槽隔离区；

在所述介电质层内形成槽包括：

在所述浅沟槽隔离区上方的所述介电质层内形成所述槽，以使得制得的所述电阻器形成在所述浅沟槽隔离区上。
一种电子设备，其特征在于，包括：

电路板；和

如权利要求1至9任一项所述的芯片，或者如权利要求10至15任一项所述的芯片的形成方法制得的芯片；

其中，所述芯片设置在所述电路板上，并与所述电路板电连接。