TWI524503B - 深溝槽變容器 - Google Patents

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Description

深溝槽變容器
本發明係關於半導體結構，尤其關於相容於深溝槽線性電容器的深溝槽變容器及其製造方法。
變容器為具有壓敏電容(voltage-sensitive capacitance)的半導體裝置。通常與絕緣體接觸的半導體表面上的空間電荷區以及累積隨著所施加的電壓而變，以產生偏壓相依電容。
許多電子電路內都可有利地運用變容器內電容的變化(variability)，而在放大器、震盪器以及頻率合成器內提供有用的功能。例如：變容器可用來建構電壓控制震盪器(VCO,“Voltage-controlled oscillators”)，其產生可調整的穩定頻率，而不必運用具有多個震盪器的電路。Wu提出的美國專利第7,129,801號顯示VCO電路內變容器的示範使用。VCO為建構收發器電路、鎖相迴路(PLL,“Phase locked loop”)電路以及其他無線通訊電路的通用基本建構區塊。
運用平面配置的金屬氧化物半導體(MOS”)變容器為此技術領域所習知。這種先前MOS變容器通常運用與閘極介電質相同的介電材料作為節點介電質，其將第一上覆(overlying)電極與第二下覆(underlying)電極分隔。不過，隨著半導體技術中閘極介電質的縮小，這種MOS變容器的效能會因為漏電流通過節點介電質而有負面衝擊，此節點介電質的厚度與閘極介電質相同，因為這兩者都用相同的製程步驟形成，並且具有一致的成份與厚度。雖然在節點介電質使用較厚的介電層會減少漏電流通過習知的變容器，這種改變將伴隨具有一閘極介電質厚度相應增加的場效電晶體裝置效能劣化。另外，這種方式在累積(accumulation)模式內，藉由減少最大電容值，會對變容器的可調整性有負面衝擊。
雖然業界內也已知運用具有最低漏電流以及高面積電容值密度的分離式厚節點介電質之深溝槽電容器，這種深溝槽電容器為具有固定電容值的線性電容器，並且不提供電容值的任何變動。
鑑於上述，需要一種可提供高面積電容值密度和最少漏電流以及電容值變化(variability)的半導體變容器及其製造方法。
另外，許多半導體電路都需要變容器以及線性電容器。因此，存在對於一種包含像是半導體變容器的半導體結構，以及在相同半導體晶片內具有高面積電容值密度和最少漏電流的線性電容器之需求。
本發明利用提供包含深溝槽變容器的半導體結構來解決上述需求，其中變容器具有高面積電容值密度以及最少漏電流，且結構可選擇性(optionally)包含線性深溝槽電容器，以及製造該結構的方法。
根據本發明，第一深溝槽以及選擇性的第二深溝槽形成於半導體基板內。嵌埋板層形成於假設存在的選擇性第二深溝槽之側壁外，而第一深溝槽的側壁受保護免於導入摻雜物，以避免在第一深溝槽上形成任何嵌埋板層。第一溝槽的內部填滿導電材料，以形成變容器內部電極。從半導體基板頂表面延伸至小於第一深溝槽深度的第一深度之第一摻雜井形成於第一深溝槽上半部外面並與之相鄰，來構成外部變容器電極。第二溝槽的內部填滿導電材料，以形成線性電容器的電容器內部電極。另一第一摻雜井和與其連接的嵌埋板層則共同構成線性電容器的外部電容器電極。
具有與第一摻雜井相反導電類型的第二摻雜井可在第一深溝槽四周形成於第一摻雜井之下。第二摻雜井構成可連接至變容器外部電極的第二變容器外部電極。在第二摻雜井底下可形成其他摻雜井，來形成可連接至變容器外部電極的其他變容器外部電極。許多井的摻雜濃度與摻雜物類型可調整，以形成具有不同電壓相依之電容值特性的組件變容器。利用並聯多個組件變容器，提供在變容器內部電極與變容器外部電極之間電壓上具有複雜電容值之電壓相依性之變容器。除了於第一深溝槽內形成的變容器以外，第二溝槽內的深溝槽電容器針對所施加的電壓差異提供電容值之線性回應，即固定電容值。
根據本發明的態樣，提供一種半導體結構，其包含：一深溝槽，其位於一半導體基板內並且具有位於距離半導體基板一頂表面一第一深度之一底表面；一節點介電質，其相鄰深溝槽的側壁及底表面；一導電內部電極，其位於節點介電質內；一摻雜井，其從半導體基板的頂表面延伸至一第二深度，摻雜井位於深溝槽之外，並且相鄰與橫向包圍節點介電質，其中第二深度小於第一深度；以及一半導體區域，其具有與摻雜井不同的摻雜濃度或不同導電類型的一摻雜，半導體區域位於半導體基板內，並且相鄰與橫向包圍半導體基板的頂表面的一深度之下之深溝槽的整體下半部，其中該深度小於第一深度。
在一具體實施例內，半導體結構更包含一第二摻雜井，其位於半導體基板內並且從第二深度延伸至一第三深度，其中第二摻雜井位於深溝槽之外並且相鄰與橫向包圍節點介電質，其中第三深度大於第二深度並且小於第一深度。
在其另一具體實施例內，半導體結構更包含一第三摻雜井，其位於半導體基板內並且從第三深度延伸至一第四深度，其中第三摻雜井位於深溝槽之外並且相鄰與橫向包圍節點介電質，其中第四深度大於第三深度並且小於第一深度。
根據本發明的其他態樣，提供另一種半導體結構，其包含：一第一深溝槽，其位於一半導體基板內並且具有位於距離半導體基板一頂表面一第一深度之一底表面；一第一節點介電質，其相鄰第一深溝槽的側壁及底表面；一第一導電內部電極，其位於第一節點介電質內；一摻雜井，其從半導體基板的頂表面延伸至一第二深度，摻雜井位於第一深溝槽之外，並且相鄰與橫向包圍第一節點介電質，其中第二深度小於第一深度；一半導體區域，其具有與摻雜井不同的摻雜濃度或不同導電類型的一參雜，半導體區域位於半導體基板內，並且相鄰與橫向包圍半導體基板之頂表面的一深度之下之第一深溝槽之整體下半部，其中該深度小於第一深度；一第二深溝槽，其位於半導體基板內並且具有位於第一深度的一底表面；一第二節點介電質，其相鄰第二深溝槽的側壁及底表面；一第二導電內部電極，其位於第二節點介電質內；以及一嵌埋板層，其位於第二節點介電質之下及之外，並且橫向包圍與橫向相鄰於第二節點介電質並且在第一深度上相鄰於第二節點介電質的一底表面。
根據本發明之又另一樣態，提供一種形成一半導體結構的方法，該方法包含：提供包含一半導體區域的一半導體基板，半導體區域具有一第一導電類型的一摻雜；形成從半導體基板的一頂表面延伸至半導體區域內一第一深度之一深溝槽；在深溝槽的側壁以及一底表面上形成一節點介電質，其中深溝槽之表面整體具有第一導電類型的一摻雜；在節點介電質內形成一導電內部電極；以及利用導入摻雜物進入半導體區域的一上半部來轉換半導體區域的上半部，形成從半導體基板的頂表面延伸至深溝槽外之一第二深度的一摻雜井，其中摻雜井相鄰並橫向包圍節點介電質，並且其中第二深度小於第一深度。
形成摻雜井之後，半導體區域的剩餘部分可在第二深度上與摻雜井相鄰。
在一具體實施例內，該方法可另包含利用在半導體區域內植入摻雜物來形成一第二摻雜井，其中第二摻雜井從第二深度延伸至一第三深度，其中第二摻雜井位於深溝槽之外並且相鄰與橫向包圍節點介電質，其中第三深度大於第二深度並且小於第一深度。
形成第二摻雜井之後，半導體區域的剩餘部分可在第三深度上與第二摻雜井相鄰。
第二摻雜井與摻雜井可具有不同摻雜濃度或不同摻雜導電類型。第二摻雜井可具有第一導電類型的摻雜物，且摻雜井可具有第二導電類型的摻雜物。另外，第二摻雜井可具有第二導電類型的摻雜物，且摻雜井可具有第一導電類型的摻雜物。
該方法可更包含：直接在導電內部電極的一頂表面上形成一第一接觸介層孔；直接在摻雜井上形成一第二接觸介層孔；形成從半導體基板之頂表面延伸到第二摻雜井的一導電穿透區域；直接在導電穿透區域上形成一第三接觸介層孔；形成從半導體基板之頂表面延伸到第三摻雜井的另一導電穿透區域；以及直接在另一導電穿透區域上形成一第四接觸介層孔，其中藉由一金屬互連結構，第四接觸介層孔、第三接觸介層孔以及第二接觸介層孔為電性短路。
在另一具體實施例內，該方法更包含利用在半導體區域內植入摻雜物來形成一第二摻雜井，其中第二摻雜井從第二深度延伸至一第三深度，並且第二摻雜井位於深溝槽之外並且相鄰與橫向包圍節點介電質，並且第三深度大於第二深度並且小於第一深度。
在另一具體實施例內，第二摻雜井與摻雜井具有不同摻雜濃度或不同摻雜導電類型。
在又另一具體實施例內，該方法更包含：直接在導電內部電極的一頂表面上形成一第一接觸介層孔；直接在摻雜井上形成一第二接觸介層孔；形成從半導體基板之頂表面延伸到第二摻雜井的一導電穿透區域；以及形成與導電穿透區域垂直相鄰的一第三接觸介層孔，其中藉由一金屬互連結構，第三接觸介層孔和第二接觸介層孔為電性短路。
在又另一具體實施例內，該方法更包含在半導體基板內形成一第三摻雜井，其中第三摻雜井從第三深度延伸至一第四深度，其中第三摻雜井位於深溝槽之外並且相鄰與橫向包圍節點介電質，其中第四深度大於第三深度並且小於第一深度，其中第三摻雜井具有與第二摻雜井不同的摻雜濃度或不同的摻雜導電類型，並且其中第三摻雜井具有與摻雜井不同的摻雜濃度或不同的摻雜導電類型。
根據本發明的又另一態樣，提供形成一半導體結構的另一方法，該方法包含：提供包含一半導體區域的一半導體基板，半導體區域具有一第一導電類型的一摻雜；形成一第一深溝槽與一第二深溝槽，其每一者都從半導體基板的一頂表面延伸至半導體區域中之一第一深度；在第二深溝槽側壁上形成具有一第二導電類型摻雜的一嵌埋板層，同時保護第一溝槽之側壁整體免於導入任何第二導電類型摻雜物，其中第二導電類型與第一導電類型相反；在第一深溝槽的側壁以及一底表面上形成一第一節點介電質，其中第一深溝槽之表面整體具有第一導電類型的一摻雜；以及在第一節點介電質內形成一第一導電內部電極。
如上述，本發明係關於與深溝槽線性電容器相容的深溝槽變容器及其製造方法，此時將用附圖詳細說明。請注意，在不同的具體實施例當中，相同的參考編號代表相同的元件。
請參閱圖1，根據本發明第一具體實施例的第一示範半導體結構包含半導體基板8，其中內含半導體區域10、第一深溝槽11A和第二深溝槽11B。較佳為半導體區域10包含一單晶半導體材料。半導體材料可從，但不受限於從矽、鍺、矽鍺合金、矽碳合金、矽鍺碳合金、砷化鎵、砷化銦、磷化銦、III-V族半導體材料、II-VI族半導體材料、有機半導體材料以及其他族半導體材料當中選擇。一般來說，半導體材料包含矽。較佳是，半導體基板8為單晶基板，其中整個半導體區域10都為磊晶排列單晶材料。半導體基板8可為塊狀基板或包含至少一塊狀部分的複合基板。半導體基板8在半導體區域10內有內建應力。雖然使用塊狀基板說明本發明，此處也明確考慮在複合基板上實施本發明。
第一深溝槽11A和第二深溝槽11B由業界內已知的方法形成，尤其是在半導體基板8的頂表面13上形成至少一焊墊層12與一遮罩層(未顯示)。至少一焊墊層12包含一介電氧化物層、一介電氮化物層或者這兩者的堆疊。舉例來說，至少一焊墊層12可包含氧化矽層(未顯示)和氮化矽層(未顯示)的堆疊。氧化矽層可直接位於半導體區域10之上，並且具有從大約1nm到大約30nm的厚度，且通常從大約3nm到大約12nm。氮化矽層可位於氧化矽層之上且具有從大約30nm到大約300nm的厚度，且通常從大約60nm到大約200nm。遮罩層形成於至少一焊墊層12的頂端上，並且包含另一介電材料，其可為硼矽酸鹽玻璃(BSG)或無摻雜的矽酸鹽玻璃(USG)。
遮罩層上塗抹光阻(未顯示)，並以微影方式圖案化，以形成其中的兩個開口。每一開口都對應至第一深溝槽11A或第二深溝槽11B的區域。光阻內的圖案已經利用非等向性蝕刻轉移至遮罩層以及至少一焊墊層12之內，此時，光阻可移除。遮罩層內以及至少一焊墊層12內的圖案已經利用另一非等向性蝕刻轉移至半導體基板8之內，利用非等向性蝕刻移除半導體基板8的暴露部分，以形成第一深溝槽11A和第二深溝槽11B。
第一深溝槽11A和第二深溝槽11B之每一者都包含實質上垂直的側壁與一底表面。第一深溝槽11A和第二深溝槽11B的實質上垂直側壁與垂直線(即是與半導體基板8的頂表面13垂直之直線)之間的角度可從0度到大約5度，較佳為0度到2度。第一深溝槽11A和第二深溝槽11B的底表面深度，在此稱為第一深度d1，可從大約1微米到大約11微米，通常從大約3微米到大約8微米，不過在此也考慮較小與較大厚度。深溝槽為「深」，因為第一深度d1超出後續所要形成的淺溝槽絕緣結構之深度，其係填滿介電材料並且深度小於1微米。每一深溝槽(11A、11B)的剖面形狀都可為橢圓形或多邊形，舉例來說，每一深溝槽(11A、11B)的剖面形狀都可為圓形或矩形。根據用來形成第一深溝槽11A及第二深溝槽11B的半導體基板8結晶方位以及非等向性蝕刻的蝕刻特性之深度，可改變或不可改變第一深溝槽11A或第二深溝槽11B的剖面形狀。遮罩層隨後被移除。
在塊狀半導體基板的情況下，半導體區域10(此時可為第一深溝槽11A與第二深溝槽11B之外之整個半導體基板8)具有第一導電類型之摻雜，其可為p型或n型。在第一導電類型為p型的情況下，半導體區域10內的典型摻雜物可為B、Ga、In或其組合。在第一導電類型為n型的情況下，半導體區域10內的典型摻雜物可為P、As、Sb或其組合。半導體區域10的摻雜濃度可從大約1.0 x 1015/cm3到大約3.0 x 1019/cm3，並且通常從大約1.0 x 1016/cm3到大約3.0 x 1018/cm3，不過在此也考慮較小或較大的摻雜濃度。
請參閱圖2，含摻雜物層29由含摻雜物材料的一共形沈積(conformal deposition)所形成。含摻雜物層29包含與第一導電類型相反的第二導電類型之摻雜物。舉例來說，若第一導電類型層為p型，則第二導電類型層為n型，反之亦然。含摻雜物層29可包含一摻雜矽酸鹽玻璃。若第二導電類型為n型，則含摻雜物層29可包含砷矽酸鹽玻璃(ASG)或磷矽酸鹽玻璃(PSG)。若第二導電類型為p型，則含摻雜物層29可包含硼矽酸鹽玻璃(BSG)。共形沈積可例如藉由低壓化學氣相沈積(LPCVD)而產生。由於沈積製程的共形特性，第一深溝槽11A和第二深溝槽11B的整個側壁與底表面係被含摻雜物層29所覆蓋。含摻雜物層29的厚度可從大約10nm到大約100nm，通常從大約15nm到大約60nm。
填充材料層37係施加於含摻雜物層29上，包含第一與第二深溝槽(11A、11B)的內部。填充材料層37包含可利用曝光與顯影而直接圖案化的光阻。另外，填充材料層37可包含半導體材料、絕緣體材料或金屬材料，其可利用對光阻(未顯示)圖案化以及後續藉由非等向性離子蝕刻轉移光阻中圖案而圖案化。在圖案化填充材料層37之後，填充材料層37出現在圍繞第二深溝槽11B的電容器區域C之上，而不存在於圍繞第一深溝槽11A的變容器區域V之上。
運用填充材料層37作為蝕刻遮罩之蝕刻，從變容器區域V內將含摻雜物層29的暴露部分移除。較佳是，該蝕刻針對半導體區域10的半導體材料具選擇性。該蝕刻可為濕蝕刻或乾蝕刻。從變容器區域V移除含摻雜物層29之後，移除填充材料層37。在半導體區域10和含摻雜物層29的暴露表面上可選擇性形成覆蓋層(未顯示)，以避免或減少不直接與含摻雜物層29接觸的半導體區域10表面之自動摻雜。
請參閱圖3，利用將第二導電類型的摻雜物往外擴散進入相鄰並橫向包圍第二深溝槽11B側壁的半導體區域10一部分，以形成嵌埋板層20。因此，嵌埋板層20具有第二導電類型摻雜。嵌埋板層20延伸至半導體基板8的頂表面13。嵌埋板層20的摻雜濃度可從大約1.0 x 1017/cm3到大約3.0 x 1020/cm3，並且通常從大約1.0 x 1018/cm3到大約3.0 x 1019/cm3，不過在此也考慮較小或較大的摻雜濃度。嵌埋板層20的寬度，這由與第一深溝槽11A和第二深溝槽11B側壁一致的嵌埋板層20之實質上垂直內側表面和嵌埋板層20之實質上垂直外側表面之間測量得出，可從大約30nm到大約1微米，並且通常從大約100nm到大約500nm，不過在此也考慮較小或較大寬度。
因為含摻雜物層29只出現在電容器區域C內並且不存在於變容器區域V內，所以嵌埋板層20只形成在電容器區域C內，而不存在於變容器區域V內。因此，第一深溝槽11A的整個側壁包含具有第一導電類型摻雜的半導體區域10之表面。而第二深溝槽11B的整個側壁包含具有第二導電類型摻雜的嵌埋板層20之表面。含摻雜物層29和覆蓋層(若有的話)隨後被移除。
請參閱圖4，在第一深溝槽11A和第二深溝槽11B的側壁與底表面上形成節點介電層30L。節點介電層30L包含像是氧化矽、氮氧化矽、氮化矽或其組合的介電材料。舉例來說，節點介電層30L可包含通常運用作為傳統深溝槽電容器內節點介電質的氮化矽。節點介電層30L可由熱氮化、熱氧化、低壓化學氣相沈積(LPCVD)及/或其組合所形成。節點介電層30L的厚度可從大約2nm到大約10nm，通常從大約3nm到大約6nm。
內部電極層40L由直接在第一深溝槽11A與第二深溝槽11B內節點介電層30L上沈積導電材料而形成。因此，內部電極層40L橫向相鄰節點介電層30L的內壁。內部電極層40L可包含摻雜的半導體材料或金屬材料。
在內部電極層40L包含摻雜的半導體材料之情況下，內部電極層40L的導電類型可為p型或n型。內部電極層40L的結晶結構可為多晶體或非晶體。摻雜的半導體材料可從(但不受限於)矽、鍺、矽鍺合金、矽碳合金、矽鍺碳合金、砷化鎵、砷化銦、磷化銦、III-V族半導體材料、II-VI族半導體材料、有機半導體材料以及其他族半導體材料當中選擇。較佳是，內部電極層40L係重度摻雜來提供高導電性。內部電極層40L的摻雜濃度可從大約1.0 x 1018/cm3到大約1.0 x 1021/cm3，並且通常從大約1.0 x 1019/cm3到大約5.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。
內部電極層40L可由第一深溝槽11A和第二深溝槽11B內摻雜的半導體材料之單一不間斷沈積所形成，其可由例如低壓化學氣相沈積(LPCVD)、快速熱化學氣相沈積(RTCVD,“Rapid thermal chemical vapor deposition”)等而產生。在此情況下，包含摻雜的半導體材料之內部電極層40L可形成為連續並且同質性整體結構，而無其內包含異質材料的任何顯現的實體介面。在缺少像是原生氧化物層這種顯現的實體介面(其可能在運用超過一個沈積步驟而步驟之間中斷或暴露在空氣的情況下形成)時，可增加內部電極層40L的導電性，以提供接著要自其中形成的內部電極內較低電阻。
或者，內部電極層40L可包含像是元素金屬、複數個元素金屬的合金或導電金屬化合物(像是導電金屬氮化物)的金屬材料。金屬材料可從(但不受限於)W、Ta、Ti、Cu、Al、TaN、TiN、WN和其分層堆疊或混合物當中選擇。在此情況下，內含金屬材料的內部電極層40L可形成為連續並且同質性整體結構，而無其內包含異質材料之任何顯現的實體介面，以讓後續形成的內部電極中的阻抗降低。
利用化學機械平坦化(CMP,“Chemical mechanical planarization”)或凹穴蝕刻，將在至少一焊墊層12之上的部份內部電極層40L平坦化。節點介電層30L或至少一焊墊層12可用來作為停止層。
請參閱圖5，具有深度小於1,000nm(通常小於500nm)的淺溝槽係形成於至少一焊墊層12及半導體區域10的上半部中。該等淺溝槽包含橫向圍繞第一深溝槽11A內之部份內部電極層40L的第一淺溝槽。因此，第一淺溝槽係覆蓋第一深溝槽11A的側壁。類似地，覆蓋第二深溝槽11B側壁的第二淺溝槽係橫向圍繞第二深溝槽11B內之部份內部電極層40L。
介電材料沈積在第一淺溝槽以及第二淺溝槽內。介電材料可包含化學氣相沈積(CVD,“Chemical vapor deposition”)氧化矽，其可利用電漿增強化學氣相沈積(PECVD,“Plasma enhanced chemical vapor deposition”)、高密度電漿化學氣相沈積(HDPCVD,“High density plasma chemical vapor deposition”)、低壓化學氣相沈積(LPCVD)或快速熱化學氣相沈積(RTCVD)來沈積。介電材料可或可不包含像是氮化矽或氮氧化矽這類襯墊材料。較佳是，介電材料包含利用高密度電漿化學氣相沈積(HDPCVD)所沈積的未摻雜矽酸鹽玻璃(USG)。介電材料接著由例如化學機械平坦化(CMP)、凹穴蝕刻或其組合來平坦化。節點介電層30L或至少一焊墊層12的頂表面可用來作為停止層。介電材料的剩餘部分下陷至實質上與半導體基板8的頂表面13共平面之程度，介電材料的剩餘部分構成淺溝槽絕緣結構80。
第一深溝槽11A中內部電極層40L的剩餘部份構成變容器內部電極40A，因為此部份作為稍後將說明的本發明變容器之一內部電極。第二深溝槽11B中內部電極層40L的剩餘部份構成電容器內部電極40B，因為此部份作為線性電容器的一內部電極，該電容器即是具有固定電容值並且其內所儲存電荷量隨通過節點介電質的電壓差而線性地改變。
第一深溝槽11A中節點介電層30L的剩餘部份構成第一節點介電質30A，其作為本發明變容器的一節點介電質。第二深溝槽11B中節點介電層30L的剩餘部份構成第二節點介電質30B，因為此部份作為線性電容器的節點介電質。
半導體基板8之頂表面13上之部份的變容器內部電極40A與電容器內部電極40B都已下陷或蝕刻，如此變容器內部電極40A和電容器內部電極40B的頂表面實質上與半導體基板8的頂表面13共平面。接著選擇性地針對半導體區域10和變容器內部電極40A以及電容器內部電極40B移除至少一焊墊層12。在此用來移除至少一焊墊層12的蝕刻可選擇性針對淺溝槽絕緣結構80，或淺溝槽絕緣結構80形成期間，淺溝槽絕緣結構80的下陷深度可調整，來考量至少一焊墊層12移除期間額外的材料消耗，使得淺溝槽絕緣結構80的頂表面實質上與半導體基板8的頂表面13共平面。
請參閱圖6，利用遮罩離子植入在變容器區域V內形成第一摻雜井50。接著或同時，利用遮罩離子植入在電容器區域C內形成電容器區域摻雜井52。第一摻雜井50可具有第二導電類型或第一導電類型的摻雜，即與具有第一導電類型摻雜的半導體區域10之摻雜相反導電類型之摻雜或相同導電類型之摻雜。第一摻雜井50的深度在此稱為第二深度d2，係小於第一深度d1，並且從大約100nm到大約2,000nm，通常從大約200nm到大約1,200nm，不過在此也考慮較小與較大深度。電容器區域摻雜井52具有第二導電類型的摻雜，其導電類型與電容器區域C內嵌埋板層20的導電類型相同。第二深度d2較佳大於淺溝槽絕緣結構80底部的深度。
第一摻雜井50的摻雜濃度可從大約1.0 x 1016/cm3到大約5.0 x 1020/cm3，並且通常從大約1.0 x 1017/cm3到大約1.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。較佳是，第一摻雜井50具有第二導電類型之一摻雜。電容器區域摻雜井52的摻雜濃度可從大約1.0 x 1018/cm3到大約1.0 x 1021/cm3，並且通常從大約1.0 x 1019/cm3到大約1.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。若在運用相同遮罩的相同離子植入製程步驟上形成第一摻雜井50和電容器區域摻雜井52，則第一摻雜井50和電容器區域摻雜井52具有相同摻雜類型、相同摻雜濃度以及相同深度，即電容器區域摻雜井52的深度與第二深度d2相同。
變容器區域V包含根據本發明第一具體實施例的第一示範變容器，該第一示範變容器包含變容器內部電極40A、第一節點介電質30A和第一摻雜井50。變容器內部電極40A從半導體基板8的頂表面13延伸至一深度，該深度等於第一深度d1減去第一節點介電質30A的厚度t。變容器內部電極40A包含上述導電材料。第一節點介電質30A為第一示範變容器的介電材料。
第一摻雜井50包含摻雜的半導體材料，其與第一節點介電質30A相鄰的部份可基於通過第一節點介電質30A的電壓偏壓而位於累積模式或空乏模式。舉例來說，若第一摻雜井50具有p型摻雜且第一摻雜井50上的電壓偏壓相對於變容器內部電極40A上的電壓為正，則將橫向包圍並相鄰第一節點介電質30A上半部的第一摻雜井50之部份驅動進入累積模式，其中第一摻雜井50內呈現的電洞係吸引至第一節點介電質30A。在累積模式內，第一示範變容器(30A、40A、50)提供高電容值。若第一摻雜井50具有p型摻雜並且第一摻雜井50上的電壓偏壓相對於變容器內部電極40A上的電壓為負，則將橫向包圍並相鄰第一節點介電質30A上半部的第一摻雜井50的部份驅動進入空乏模式，其中第一摻雜井50內呈現的電洞係排斥而遠離第一節點介電質30A。在空乏模式內，第一示範變容器(30A、40A、50)提供低電容值。因此，第一示範變容器(30A、40A、50)具有電壓相依電容值。
或者，若第一摻雜井50具有n型摻雜並且第一摻雜井50上的電壓偏壓相對於變容器內部電極40A上的電壓為負，則將橫向包圍並相鄰第一節點介電質30A上半部的第一摻雜井50的部份驅動進入累積模式，其中第一摻雜井50內呈現的電子係吸引至第一節點介電質30A。在累積模式內，第一示範變容器(30A、40A、50)提供高電容值。若第一摻雜井50具有n型摻雜且第一摻雜井50上的電壓偏壓相對於變容器內部電極40A上的電壓為正，則將橫向包圍並相鄰第一節點介電質30A上半部的第一摻雜井50的部份驅動進入空乏模式，其中第一摻雜井50內呈現的電子係排斥而遠離第一節點介電質30A。在空乏模式內，第一示範變容器(30A、40A、50)提供低電容值。如此，第一示範變容器(30A、40A、50)具有電壓相依電容值。
與第一節點介電質30A相鄰的第一摻雜井50的部份從相鄰並橫向包圍變容器內部電極40A的淺溝槽絕緣結構80之一的底表面延伸至第二深度d2。
電容器區域C包含示範電容器，其包含電容器內部電極40B、第二節點介電質30B和電容器區域摻雜井52。電容器內部電極40B從半導體基板8的頂表面13延伸至一深度，該深度實質上等於變容器內部電極的深度，即是等於第一深度d1減去第一節點介電質30A厚度之一深度。電容器內部電極40B包含上述導電材料。電容器區域摻雜井52提供電氣接點給嵌埋板層20。由於嵌埋板層20重度摻雜，示範電容器(20、30B、40B)具有實質上電壓獨立電容值，即是示範電容器(20、30B、40B)為一線性電容器，其中所儲存電荷量與通過內部電極40B和嵌埋板層20的電壓差異成線性正比。換言之，示範電容器(20、30B、40B)具有固定電容值。
若圖4的製程步驟形成內部電極層40L為連續且同質的單一結構而無包含異質材料的任何顯現的實體介面，則每一變容器內部電極40A和電容器內部電極40B都為連續與同質單一建造結構，而無包含異質材料的任何顯現實體介面。缺少這類顯現實體介面(如原生氧化物層)讓變容器內部電極40A和電容器內部電極40B之導電性提昇。
金屬半導體合金區域(未顯示)可選擇性形成於變容器內部電極40A、電容器內部電極40B、第一摻雜井50及/或電容器區域摻雜井52之上。
請參閱圖7和圖8，中線(MOL,“middle-of-line”)介電層90(可包含行動離子障壁層(未顯示))沈積在變容器內部電極40A、電容器內部電極40B、第一摻雜井50、電容器區域摻雜井52以及淺溝槽絕緣區域80之上。圖7為垂直剖面圖，而圖8為俯視圖，其中為了清楚所以省略MOL介電層90。MOL介電層90可包含例如CVD氧化物，像是無摻雜的矽酸鹽玻璃(USG)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、氟矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)或其組合。MOL介電層90內形成許多接觸介層孔洞並且填入金屬來形成許多接觸介層孔，其包含第一接觸介層孔92、至少一第二接觸介層孔94、電容器內部電極接觸介層孔91和電容器區域摻雜井接觸介層孔93。第一接觸介層孔92可與變容器內部電極40A垂直相鄰。至少一第二接觸介層孔94可與第一摻雜井50垂直相鄰。電容器內部電極接觸介層孔91可與電容器內部電極40B垂直相鄰。電容器區域摻雜井接觸介層孔93可與電容器區域摻雜井52垂直相鄰。此後形成第一級金屬線路(未顯示)，接著進一步形成後段製程(BEOL,“Back-end-of-line”)結構。
請參閱圖9和圖10，在此顯示根據本發明第二具體實施例的第二示範半導體結構。圖9為垂直剖面圖，而圖10為俯視圖，其中為了清楚所以省略MOL介電層90。第二示範半導體結構包含第二示範變容器，變容器包含變容器內部電極40A、第一節點介電質30A和第一摻雜井50。第一摻雜井從半導體基板8的頂表面13橫向包圍並相鄰第一節點介電質30A之上半部到第二深度d2。從第一示範半導體結構中利用省略形成淺溝槽絕緣結構80(包圍變容器區域V內的變容器內部電極40A)來獲取第二示範半導體結構。相鄰第一節點介電質30A的第一摻雜井50的部份從半導體基板8的頂表面13延伸到第二深度d2。由於第一摻雜井50與變容器內部電極40A之間並無任何淺溝槽絕緣結構，所以第一摻雜井50與第一節點介電質之間的接觸面積增加，造成第二具體實施例的第二示範變容器提供之電容值大於第一具體實施例的第一示範變容器。
請參閱圖11，從第一示範半導體結構中利用形成第二摻雜井60和提供電氣接點給第二摻雜井60的第一穿透口62，取得根據本發明第三具體實施例的第三示範半導體結構。第二摻雜井60和第一穿透口62利用遮罩離子植入所形成。第二摻雜井60直接形成在第一摻雜井50之下。第二摻雜井60底表面的深度，此後稱為第三深度d3，大於第二深度d2(請參閱圖7)並且小於第一深度d1。第三深度d3可從大約200nm到大約2,000nm，通常從大約400nm到大約1,500nm，不過在此也考量較小與較大深度。第二摻雜井60與第一摻雜井50可具有不同摻雜濃度或不同摻雜導電類型。第二摻雜井60具有與第一穿透口62相同的導電類型。
在一情況下，第二摻雜井60與第一穿透口62具有與第一摻雜井50相反的導電類型。若第一摻雜井50具有p型摻雜，則第二摻雜井60具有n型摻雜，反之亦然。第二摻雜井60的導電類型可與半導體區域10的導電類型相同或相反。第二摻雜井60的摻雜濃度可從大約1.0 x 1016/cm3到大約5.0 x 1020/cm3，並且通常從大約1.0 x 1017/cm3到大約1.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。第一穿透口62的摻雜濃度可從大約1.0 x 1019/cm3到大約5.0 x 1020/cm3，並且通常從大約3.0 x 1019/cm3到大約3.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。
在另一情況下，第二摻雜井60與第一穿透口62具有與第一摻雜井50相同的導電類型。在此情況下，第二摻雜井60具有與第一摻雜井50不同的摻雜濃度。第二摻雜井60的摻雜濃度可從大約1.0 x 1016/cm3到大約5.0 x 1020/cm3，並且通常從大約1.0 x 1017/cm3到大約1.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。
第三接觸介層孔96形成於MOL介電層90內，以提供電氣接點給第一穿透口62，第一穿透口62從第二摻雜井60的頂表面延伸至半導體基板8的頂表面13。
第三示範半導體結構包含第三示範變容器，其包含變容器內部電極40A、第一節點介電質30A、第一摻雜井50和第二摻雜井60。至少一第二接觸介層孔94和第三接觸介層孔96可或可不由金屬互連結構(未顯示)電連接。在至少一第二接觸介層孔94和第三接觸介層孔96由金屬互連結構造成電性短路的情況下，第三示範變容器為一種二端子裝置，其提供一電壓相依電容值，此電壓相依電容值由變容器內部電極40A和第一摻雜井50之間的第一電容值與變容器內部電極40A和第二摻雜井60之間的第二電容值的總和來決定。第一電容值與第二電容值都可為電壓相依。第三示範變容器包含具有第一電容值的第一組件變容器，以及具有第二電容值的第二組件變容器。第一組件變容器與第二組件變容器之每一者都可在累積模式與空乏模式之間操作，如第一具體實施例的第一示範變容器。
或者，至少一第二接觸介層孔94可不與第三接觸介層孔96電連接。在此情況下，第三示範變容器為一種三端子裝置。施加於第一摻雜井50的電壓可調節包含變容器內部電極40A、第一節點介電質30A和第二摻雜井60的第二組件電容器之電容值。或者，施加於第二摻雜井60的電壓可調節包含變容器內部電極40A、第一節點介電質30A和第一摻雜井50的第一組件電容器之電容值。
請參閱圖12，從第三示範半導體結構中利用形成第三摻雜井70和提供電氣接點給第三摻雜井70的第二穿透口72，取得根據本發明第四具體實施例的第四示範半導體結構。第三摻雜井70和第二穿透口72利用遮罩離子植入所形成。第三摻雜井70直接形成在第二摻雜井60之下。第三摻雜井70底表面的深度，此後稱為第四深度d4，大於第三深度d3(請參閱圖11)並且小於第一深度d1。第四深度d4可從大約300nm到大約2,000nm，通常從大約600nm到大約2,000nm，不過在此也考量較小與較大深度。第三摻雜井70與第一摻雜井50可具有不同摻雜濃度或不同摻雜導電類型。第三摻雜井70與第二摻雜井60可具有不同摻雜濃度或不同摻雜導電類型。第三摻雜井70具有與第二穿透口72相同的導電類型。
較佳是，第三摻雜井70、第二穿透口72和第一摻雜井50之每一者都具有第二導電類型摻雜，並且半導體區域10、第二摻雜井60和第一穿透口62之每一者都具有與第二導電類型相反的第一導電類型摻雜。第三摻雜井70的摻雜濃度可從大約1.0 x 1016/cm3到大約5.0 x 1020/cm3，並且通常從大約1.0 x 1017/cm3到大約1.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。第二穿透口72的摻雜濃度可從大約1.0 x 1019/cm3到大約5.0 x 1020/cm3，並且通常從大約3.0 x 1019/cm3到大約3.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。
第四接觸介層孔98形成於MOL介電層90內，以提供電氣接點給第二穿透口72，第二穿透口72從第三摻雜井70的頂表面延伸至半導體基板8的頂表面13。
第四示範半導體結構包含第四示範變容器，其包含變容器內部電極40A、第一節點介電質30A、第一摻雜井50、第二摻雜井60、第三摻雜井70。某些至少一第二接觸介層孔94、第三接觸介層孔96和第四接觸介層孔98可或可不與金屬互連結構(未顯示)電連接。在至少一第二接觸介層孔94、第三接觸介層孔96和第四接觸介層孔98由金屬互連結構造成電性短路的情況下，第四示範變容器為一種二端子裝置，其提供一電壓相依電容值，此電壓相依電容值由變容器內部電極40A和第一摻雜井50間之第一電容值、變容器內部電極40A和第二摻雜井60間之第二電容值、以及變容器內部電極40A和第三摻雜井70間之第三電容值的總和來決定。第一電容值、第二電容值和第三電容值之每一者都可為電壓相依。第四示範變容器包含具有第一電容值的第一組件變容器、具有第二電容值的第二組件變容器、以及具有第三電容值的第三組件變容器。第一組件變容器、第二組件變容器、以及第三組件變容器之每一者都可在累積模式與空乏模式之間操作，如第一具體實施例的第一示範變容器。
在至少一第二接觸介層孔94、第三接觸介層孔96、和第四接觸介層孔98中只有一對係由金屬互連結構造成電性短路的情況下，雖然對各個摻雜井(50、60、70)之接觸介層孔(94、96、98)中之一者與其餘者未電連接，第四示範變容器為可提供電壓相依電容值的三端子裝置。第四示範變容器內有三種組件電容值，其包含在變容器內部電極40A與第一摻雜井50間之具有第一電容值的第一組件電容器、在變容器內部電極40A與第二摻雜井60間之具有第二電容值的第二組件電容器、以及在變容器內部電極40A與第三摻雜井70間之具有第三電容值的第三組件電容器。這三個組件電容器之其中至少之一的電容值可由施加於另一組件電容器之電壓來調節。
在至少一第二接觸介層孔94、第三接觸介層孔96和第四接觸介層孔98彼此之間未電性短路的情況下，第四示範變容器為提供電壓相依電容值的一種四端子裝置。該三種組件電容值之每一者都可由施加於另一組件電容器之電壓來調節。
請參閱圖13，從第三示範半導體結構中利用形成第三摻雜井70和提供電氣接點給第三摻雜井70的第二穿透口72，取得根據本發明第五具體實施例的第五示範半導體結構。第三摻雜井70和第二穿透口72利用遮罩離子植入所形成。第三摻雜井70直接形成在第二摻雜井60之下。第三摻雜井70底表面的深度，此後稱為第四深度d4，大於第三深度d3(請參閱圖11)並且小於第一深度d1。第四深度d4可從大約300nm到大約2,000nm，通常從大約600nm到大約2,000nm，不過在此也考量較小與較大深度。第三摻雜井70與第一摻雜井50可具有不同摻雜濃度或不同摻雜導電類型。第三摻雜井70與第二摻雜井60可具有不同摻雜濃度或不同摻雜導電類型。第三摻雜井70具有與第二穿透口72相同的導電類型。
較佳是，第三摻雜井70、第二穿透口72和第一摻雜井50之每一者都具有第一導電類型摻雜，並且半導體區域10、第二摻雜井60和第一穿透口62之每一者都具有與第一導電類型相反的第二導電類型摻雜。第三摻雜井70的摻雜濃度可從大約1.0 x 1016/cm3到大約5.0 x 1020/cm3，並且通常從大約1.0 x 1017/cm3到大約1.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。第二穿透口72的摻雜濃度可從大約1.0 x 1019/cm3到大約5.0 x 1020/cm3，並且通常從大約3.0 x 1019/cm3到大約3.0 x 1020/cm3，不過在此也考慮較小或較大的摻雜濃度。
具有第二導電類型摻雜的互補摻雜井51可形成並相鄰於第一摻雜井50，其與位於第三摻雜井70之下的半導體區域10的部份電絕緣。互補摻雜井51可偏壓，使第一摻雜井與第三摻雜井70底下之部分的半導體區域10電絕緣。
第四接觸介層孔98形成於MOL介電層90內，以提供電氣接點給第二穿透口72，第二穿透口72從第三摻雜井70的頂表面延伸至半導體基板8的頂表面13。
第五示範半導體結構包含第五示範變容器，其包含變容器內部電極40A、第一節點介電質30A、第一摻雜井50、第二摻雜井60、第三摻雜井70。至少一第二接觸介層孔94、第三接觸介層孔96和第四接觸介層孔98的其中某些可或可不由金屬互連結構(未顯示)電連接。第五示範變容器可用和第四示範變容器相同的方式操作作為二端子裝置、三端子裝置或四端子裝置。互補摻雜井51可用來將第一摻雜井與其他端子或摻雜井電絕緣。
在明確考量當中運用本發明的進一步具體實施例，其中有四個或更多個垂直堆疊摻雜井，其每一者都具有和剩餘摻雜井不同的摻雜濃度或不同的摻雜導電類型，並且提供包含已摻雜半導體材料的穿透口，其具有與所連接的摻雜井相同之導電類型摻雜。該四個或更多個垂直堆疊摻雜井之每一者都可垂直相鄰每一摻雜井之上或之下的另一摻雜井。
請參閱圖14，根據本發明第六具體實施例的第六示範半導體結構可用來形成上述對應至圖2和圖3的製造步驟之第一到第五示範半導體結構之任一者。尤其是，摻雜物遮罩層27沈積在第一和第二深溝槽(11A、11B)的側壁和底表面上以及圖1內至少一焊墊層12的暴露表面上。摻雜物遮罩層27可包含像是氮化矽的介電材料、半導體材料或金屬材料。例如使用低壓化學氣相沈積(LPCVD)或快速熱化學氣相沈積(RTCVD)可形成摻雜物遮罩層27。
摻雜物遮罩層27係藉由微影而圖案化，以移除電容器區域C內部份的摻雜物遮罩層27，而摻雜物遮罩層27覆蓋變容器區域V。可執行氣相摻雜、電漿摻雜、離子植入或其組合，在第二深溝槽11B的側壁與底表面上形成嵌埋板，同時避免將任何摻雜物導入變容器區域V內第一深溝槽11A的側壁與底表面。接著選擇性針對半導體區域10、嵌埋板層20和至少一焊墊層12移除摻雜物遮罩層27。可運用對應至圖4的製程步驟，來形成上述第一至第五示範半導體結構之任一者。
雖然本發明的變容器可操作作為三端子裝置、四端子裝置或超過四端子的裝置，不過此處用二端子裝置來說明本發明之示範變容器的操作情況。不過，吾人可清楚瞭解本發明的示範變容器可用超過二端子來操作，以獲得許多有利的裝置效能特性。
請參閱圖15，顯示根據本發明第一或第二具體實施例的第一示範變容器或第二示範變容器之示範電壓相依電容值曲線C。在低電壓上，第一摻雜井50接近第一節點介電質30A(請參閱圖7至圖10)的這一部份位於空乏模式內，因此提供低電容值。在高電壓上，將第一摻雜井50接近第一節點介電質30A(請參閱圖7至圖10)的這一部份驅動進入累積模式，因此提供高電容值。利用改變第一摻雜井50的摻雜物類型或變容器內部電極40A與第一摻雜井50之間電壓的極性，示範電壓相依電容值曲線C可翻轉，使得累積模式發生在低電壓並且空乏模式發生在高電壓。
圖16為根據本發明第三具體實施例的第三示範變容器之示範電壓相依電容值曲線C。第一電壓相依電容值曲線C1，其為變容器內部電極40A與第一摻雜井50之間第一組件電容器的組件電容值，顯示低電壓上的低電容值以及高電壓上的高電容值。第二電壓相依電容值曲線C2，其為變容器內部電極40A與第二摻雜井60之間第二組件電容器的組件電容值，顯示低電壓上的高電容值以及高電壓上的低電容值。利用將第一電壓相依電容值曲線C1與第二電壓相依電容值曲線C2相加，獲得示範電壓相依電容值曲線C，其代表第三示範變容器的總電容值。利用將第二深度d2和第三深度d3(請參閱圖11)以及第一摻雜井50和第二摻雜井60的摻雜濃度最佳化，示範電壓相依電容值曲線C可代表實質上電壓獨立電容值，即是第三示範變容器可提供實質上固定、電壓獨立的電容值。
圖17為根據本發明第三具體實施例的第三示範變容器之另一示範電壓相依電容值曲線C。第一電壓相依電容值曲線C1顯示低電壓上低電容值和高電壓上高電容值，並且第二電壓相依電容值曲線C2顯示低電壓上高電容值和高電壓上低電容值，如先前範例內所示。不過，電容值改變時的電壓由一電壓範圍區隔。利用將第二深度d2和第三深度d3(請參閱圖11)以及第一摻雜井50和第二摻雜井60的摻雜濃度最佳化，示範電壓相依電容值曲線C可代表實質上電壓相依電容值，即是第三示範變容器可在示範電壓相依電容值曲線C提供峰值或谷值，作為變容器內部電極40A與第一摻雜井50和第二摻雜井60之間的電壓差異。就本發明申請目的而言，第一摻雜井50和第二摻雜井60都在相同電位上，其由電性短路至少一第二接觸介層孔94與第三接觸介層孔96的金屬互連結構來達成。利用操縱第一電壓相依電容值曲線C1和第二電壓相依電容值曲線C2的外形，可在示範電壓相依電容值曲線C內達成最大或最小總電容值。
圖18為用於根據本發明第四或第五具體實施例中第四示範變容器或第五示範變容器之示範電壓相依電容值曲線。利用調整第一、第二和第三摻雜井(50、60、70)之每一者的第二深度d2、第三深度d3、第四深度d4、摻雜物類型以及摻雜濃度，可個別地修改顯示變容器內部電極40A與第一摻雜井50(請參閱圖12和圖13)之間第一組件電容值的第一電壓相依電容值曲線C1、顯示變容器內部電極40A與第二摻雜井60之間第二組件電容值的第二電壓相依電容值曲線C2、以及顯示變容器內部電極40A與第三摻雜井70之間第三組件電容值的第三電壓相依電容值曲線C3之每一者。針對通過第一節點介電質30A的電壓偏壓，利用將第一至第三電壓相依電容值曲線(C1、C2、C3)相加所獲得的示範電壓相依電容值曲線C，可具有複雜功能相依性。
雖然已經用特定具體實施例說明本發明，不過從上述說明當中可證實，精通此技術的人士可瞭解到許多替代、修改或變化。因此，本發明欲涵蓋落在本發明及下列申請專利範圍內之範疇與精神的所有這種替代、修改以及變化。
8．．．半導體基板
10．．．半導體區域
11A．．．第一深溝槽
11B．．．第二深溝槽
12．．．至少一焊墊層
13．．．頂表面
20．．．嵌埋板層
27．．．摻雜物遮罩層
29．．．含摻雜物層
30A．．．第一節點介電質
30B．．．第二節點介電質
30L．．．節點介電層
37．．．填充材料層
40A．．．變容器內部電極
40B．．．電容器內部電極
40L．．．內部電極層
50．．．第一摻雜井
51．．．互補摻雜井
52．．．電容器區域摻雜井
60．．．第二摻雜井
62．．．第一穿透口
70．．．第三摻雜井
72．．．第二穿透口
80．．．淺溝槽絕緣結構
90．．．MOL介電層
91．．．電容器內部電極接觸介層孔
92．．．第一接觸介層孔
93．．．電容器區域摻雜井接觸介層孔
94．．．至少一第二接觸介層孔
96．．．第三接觸介層孔
98．．．第四接觸介層孔
C．．．示範電壓相依電容值曲線
C1．．．第一電壓相依電容值曲線
C2．．．第二電壓相依電容值曲線
C3．．．第三電壓相依電容值曲線
d1．．．第一深度
d2．．．第二深度
d3．．．第三深度
d4．．．第四深度
圖1為第一示範半導體結構在根據本發明第一具體實施例，形成第一深溝槽和第二深溝槽之後的垂直剖面圖。
圖2為第一示範半導體結構在根據本發明第一具體實施例，沈積含摻雜物層並且製作填充材料層圖案之後的垂直剖面圖。
圖3為第一示範半導體結構在根據本發明第一具體實施例，形成嵌埋板層之後的垂直剖面圖。
圖4為第一示範半導體結構在根據本發明第一具體實施例，形成節點介電層和內部電極層之後的垂直剖面圖。
圖5為第一示範半導體結構在根據本發明第一具體實施例，形成第一節點介電質、第二節點介電質、變容器內部電極、電容器內部電極和淺溝槽絕緣結構之後的垂直剖面圖。
圖6為第一示範半導體結構在根據本發明第一具體實施例，形成變容器電極摻雜井和嵌埋板接點摻雜井之後的垂直剖面圖。
圖7為第一示範半導體結構在根據本發明第一具體實施例，形成中線介電層、第一變容器電極接觸介層孔、第二變容器電極接觸介層孔、第一電容器電極接觸介層孔和第二電容器電極接觸介層孔之後的垂直剖面圖。
圖8為圖7的第一示範半導體結構當中為了清晰起見，而不顯示MOL介電層的俯視圖。
圖9為根據本發明第二具體實施例的第二示範半導體結構在對應至本發明第一具體實施例圖7的步驟之垂直剖面圖。
圖10為圖9的第二示範半導體結構當中為了清晰起見不顯示MOL介電層的俯視圖。
圖11為根據本發明第三具體實施例的第三示範半導體結構之垂直剖面圖。
圖12為根據本發明第四具體實施例的第四示範半導體結構之垂直剖面圖。
圖13為根據本發明第五具體實施例的第五示範半導體結構之垂直剖面圖。
圖14為根據本發明第六具體實施例的第六示範半導體結構在對應至本發明第一具體實施例之圖3的製程步驟之垂直剖面圖。
圖15為第一示範半導體結構內或第二示範半導體結構內，變容器的示範電壓相依電容值曲線。
圖16為於其中對變容器達成實質固定電容值的情況，在第三示範半導體結構內變容器之示範電壓相依電容值曲線。
圖17為於其中在變容器的電壓操作範圍內達成最小電容值的情況，在第三示範半導體結構內變容器之示範電壓相依電容值曲線。
圖18為於其中變容器具有複雜電壓相依性的情況，在第四或第六示範半導體結構內變容器之示範電壓相依電容值曲線。
8．．．半導體基板
10．．．半導體區域
13．．．頂表面
20．．．嵌埋板層
30A．．．第一節點介電質
30B．．．第二節點介電質
40A．．．變容器內部電極
40B．．．電容器內部電極
50．．．第一摻雜井
52．．．電容器區域摻雜井
80．．．淺溝槽絕緣結構
90．．．MOL介電層
91．．．電容器內部電極接觸介層孔
92．．．第一接觸介層孔
93．．．電容器區域摻雜井接觸介層孔
94．．．至少一第二接觸介層孔
d2．．．第二深度

Claims (30)

  1. 一種半導體結構，包含：一深溝槽，位於一半導體基板中並且具有位於距離該半導體基板一頂表面一第一深度之一底表面；一節點介電質，相鄰該深溝槽的側壁及該底表面；一導電內部電極，位於該節點介電質內且接觸該節點介電質之所有內表面而不接觸該半導體基板之任何半導體材料，其中該深溝槽完全被該節點介電質及該導電內部電極所充填，該節點介電質不在該導電內部電極的上方；一摻雜井，從該半導體基板的該頂表面延伸至一第二深度，其位於該深溝槽之外，並且相鄰與橫向包圍該節點介電質，其中該第二深度小於該第一深度；一半導體區域，具有與該摻雜井不同的一摻雜濃度或不同導電類型的一摻雜，該半導體區域位於該半導體基板內，並且相鄰與橫向包圍在該半導體基板之該頂表面的一深度之下之該深溝槽之一下半部之一整體，其中該深度小於該第一深度；以及一接觸介層孔，垂直相鄰該導電內部電極的一頂表面。
  2. 如申請專利範圍第1項所述之半導體結構，更包含：一第一接觸介層孔，與該導電內部電極的一頂表面垂直相鄰；以及一第二接觸介層孔，與該摻雜井垂直相鄰。
  3. 如申請專利範圍第1項所述之半導體結構，更包含一淺溝槽絕緣結構，其覆蓋該節點介電質並橫向相鄰與橫向包圍該導電內部電極之一上半部之一整體。
  4. 如申請專利範圍第1項所述之半導體結構，更包含圍繞該節點介電質的一淺溝槽絕緣結構，其中該節點介電質與該 半導體基板的該頂表面相鄰，並且該摻雜井橫向包圍該導電內部電極之一上半部之一整體。
  5. 如申請專利範圍第1項所述之半導體結構，其中該半導體區域在一第二深度上與該摻雜井相鄰。
  6. 如申請專利範圍第5項所述之半導體結構，其中該半導體區域具有一第一導電類型之一摻雜，並且該摻雜井具有一第二導電類型之一摻雜，其中該第二導電類型與該第一導電類型相反。
  7. 如申請專利範圍第1項所述之半導體結構，更包含一第二摻雜井，其位於該半導體基板內並且從該第二深度延伸至一第三深度，其中該第二摻雜井位於該深溝槽之外並且相鄰與橫向包圍該節點介電質，其中該第三深度大於該第二深度並且小於該第一深度。
  8. 如申請專利範圍第7項所述之半導體結構，其中該第二摻雜井與該摻雜井具有不同摻雜濃度或不同摻雜導電類型。
  9. 如申請專利範圍第7項所述之半導體結構，其中該第二摻雜井具有一第一導電類型之一摻雜，並且該摻雜井具有一第二導電類型之一摻雜，其中該第二導電類型與該第一導電類型相反。
  10. 如申請專利範圍第7項所述之半導體結構，其中該接觸介層孔為一第一接觸介層孔且其中該半導體結構更包含：一第二接觸介層孔，與該摻雜井垂直相鄰；一導電穿透區域，從該半導體基板的該頂表面延伸到該第二摻雜井；以及一第三接觸介層孔，其與該導電穿透區域垂直相鄰，其中藉由一金屬互連結構，該第三接觸介層孔和該第二接 觸介層孔為電性短路。
  11. 如申請專利範圍第7項所述之半導體結構，其中該半導體區域在該第三深度上與該摻雜井相鄰。
  12. 如申請專利範圍第10項所述之半導體結構，其中該半導體區域具有一第一導電類型之一摻雜，並且該摻雜井具有一第二導電類型之一摻雜，其中該第二導電類型與該第一導電類型相反。
  13. 如申請專利範圍第7項所述之半導體結構，更包含一第三摻雜井，其位於該半導體基板內並且從該第三深度延伸至一第四深度，其中該第三摻雜井位於該深溝槽之外並且相鄰與橫向包圍該節點介電質，其中該第四深度大於該第三深度並且小於該第一深度。
  14. 如申請專利範圍第13項所述之半導體結構，其中該第三摻雜井具有與該第二摻雜井不同的一摻雜濃度或不同的一摻雜導電類型，並且其中該第三摻雜井具有與該摻雜井不同的一摻雜濃度或不同的一摻雜導電類型。
  15. 如申請專利範圍第13項所述之半導體結構，更包含：一第一接觸介層孔，與該導電內部電極的一頂表面垂直相鄰；一第二接觸介層孔，與該摻雜井垂直相鄰；一導電穿透區域，從該半導體基板的該頂表面延伸到該第二摻雜井；一第三接觸介層孔，與該導電穿透區域垂直相鄰；另一導電穿透區域，從該半導體基板的該頂表面延伸到該第三摻雜井；以及一第四接觸介層孔，與該另一導電穿透區域垂直相鄰，其中藉由一金屬互連結構，該第四接觸介層孔、該第 三接觸介層孔以及該第二接觸介層孔為電性短路。
  16. 如申請專利範圍第13項所述之半導體結構，其中該半導體區域在該第四深度上與該摻雜井相鄰。
  17. 一種半導體結構，其包含：一第一深溝槽，位於一半導體基板內並且具有位於距離該半導體基板之一頂表面一第一深度之一底表面；一第一節點介電質，相鄰該第一深溝槽的側壁及該底表面；一第一導電內部電極，位於該第一節點介電質內且接觸該第一節點介電質之所有內表面而不接觸該半導體基板之任何半導體材料，其中該第一深溝槽完全被該第一節點介電質及該第一導電內部電極所充填，而該第一節點介電質不在該第一導電內部電極的上方；一摻雜井，從該半導體基板的該頂表面延伸至一第二深度，該摻雜井位於該第一深溝槽之外，並且相鄰與橫向包圍該第一節點介電質，其中該第二深度小於該第一深度；一半導體區域，具有與該摻雜井不同的一摻雜濃度或不同導電類型的一摻雜，該半導體區域位於該半導體基板內，並且相鄰與橫向包圍該半導體基板的該頂表面一深度之下之該第一深溝槽之一下半部之一整體，其中該深度小於該第一深度；一第二深溝槽，位於該半導體基板內並且具有位於該第一深度的一底表面；一第二節點介電質，相鄰該第二深溝槽的側壁及該底表面；一第二導電內部電極，位於該第二節點介電質內； 一嵌埋板層，位於該第二節點介電質之下及之外，並且橫向包圍與橫向相鄰於該第二節點介電質，以及在該第一深度上相鄰於該第二節點介電質的一底表面；以及一接觸介層孔，垂直相鄰該第一導電內部電極的一頂表面。
  18. 如申請專利範圍第17項所述之半導體結構，更包含從該摻雜井分離並與該嵌埋板層相鄰的另一摻雜井。
  19. 如申請專利範圍第17項所述之半導體結構，其中該半導體區域具有一第一導電類型之一摻雜，且該嵌埋板層具有一第二導電類型之一摻雜，其中該第二導電類型與該第一導電類型相反。
  20. 如申請專利範圍第18項所述之半導體結構，其中該接觸介層孔為一第一接觸介層孔，且該半導體結構更包含一第二接觸介層孔，與該另一摻雜井垂直相鄰。
  21. 一種形成一半導體結構的方法，包含：提供包含一半導體區域的一半導體基板，該半導體區域具有一第一導電類型的一摻雜；形成從該半導體基板的一頂表面延伸至該半導體區域內一第一深度之一深溝槽；在該深溝槽的側壁以及一底表面上形成一節點介電質，其中該深溝槽之表面之一整體具有該第一導電類型的一摻雜；在該節點介電質內形成一導電內部電極；以及利用導入摻雜物進入該半導體區域的一上半部來轉換該半導體區域的該上半部，形成從該半導體基板的該頂表面延伸至該深溝槽外之一第二深度的一摻雜井，其中該摻雜井相鄰並橫向包圍該節點介電質，並且其中該第二深 度小於該第一深度。
  22. 如申請專利範圍第21項所述之方法，其中該摻雜井形成之後，該半導體區域之一剩餘部份相鄰並橫向包圍該半導體基板的該頂表面的一深度之下之該深溝槽之一下半部之一整體，其中該深度小於該第一深度。
  23. 如申請專利範圍第21項所述之方法，其中在該深溝槽形成之前，該半導體區域從該半導體基板的該頂表面延伸至該第一深度，且其中該半導體區域之一整體為單一結晶。
  24. 如申請專利範圍第21項所述之方法，更包含：直接在該導電內部電極的一頂表面上形成一第一接觸介層孔；以及直接在該摻雜井上形成一第二接觸介層孔。
  25. 如申請專利範圍第21項所述之方法，更包含在該節點介電質頂部形成一淺溝槽絕緣結構，其中該淺溝槽絕緣結構橫向相鄰與橫向包圍該導電內部電極之一上半部之一整體。
  26. 如申請專利範圍第21項所述之方法，其中該摻雜井具有一第二導電類型之一摻雜，其中該第二導電類型與該第一導電類型相反。
  27. 一種形成一半導體結構的方法，包含：提供包含一半導體區域的一半導體基板，該半導體區域具有一第一導電類型的一摻雜；形成一第一深溝槽與一第二深溝槽，其每一者都從該半導體基板的一頂表面延伸至該半導體區域內一第一深度；在該第二深溝槽之側壁上形成具有一第二導電類型之一摻雜的一嵌埋板層，同時保護該第一溝槽之側壁的一 整體免於導入任何該第二導電類型之摻雜物，其中該第二導電類型與該第一導電類型相反；在該第一深溝槽的側壁以及一底表面上形成一第一節點介電質，其中該第一深溝槽之表面之一整體具有該第一導電類型的一摻雜；以及在該第一節點介電質內形成一第一導電內部電極。
  28. 如申請專利範圍第27項所述之方法，更包含利用導入摻雜物進入該半導體區域的一上半部來轉換該半導體區域的該上半部，形成從該半導體基板的該頂表面延伸至該第一深溝槽外之一第二深度的一摻雜井，其中該摻雜井相鄰並橫向包圍該第一節點介電質，並且其中該第二深度小於該第一深度。
  29. 如申請專利範圍第28項所述之方法，更包含：在該第二深溝槽的側壁以及一底表面上形成一第二節點介電質，其中該第二深溝槽之表面的至少一部份具有該第二導電類型的一摻雜；在該第二節點介電質內形成一第二導電內部電極；以及利用導入摻雜物進入該半導體區域的另一上半部來轉換該半導體區域的該另一上半部，形成從該半導體基板的該頂表面延伸至該第二深溝槽外之該第二深度的另一摻雜井，其中該另一摻雜井相鄰並橫向包圍該第二節點介電質。
  30. 如申請專利範圍第29項所述之方法，更包含：直接在該第一導電內部電極的一頂表面上形成一第一接觸介層孔；直接在該摻雜井上形成一第二接觸介層孔； 直接在該第二導電內部電極的一頂表面上形成一第三接觸介層孔；以及直接在該另一摻雜井上形成一第四接觸介層孔。
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