JP4867140B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関し、特に、オン状態のときにサイリスタとして動作し、オン／オフ遷移中の過渡状態または過電流が流れた状態のときにバイポーラトランジスタとして動作する半導体装置に関する。
近年、パワー半導体デバイスの中で、電圧駆動型バイポーラデバイスは、金属−酸化膜−半導体よりなるＭＯＳゲート駆動構造を有し、その駆動に対する制御性が簡便であるという利点と、バイポーラ動作により飽和電圧が低いという利点を兼ね備えたデバイスであるため、その適用範囲を広げている。また、パワー半導体デバイスは無接点スイッチとして使用されるため、発生損失は小さい方がよい。この発生損失については、飽和電圧（オン電圧）−スイッチング損失トレードオフ特性（以下、単にトレードオフ特性とする）という指標で表されることが多い。
このトレードオフ特性を改善するための最も効果的な方法の一つとして、デバイスのベース領域（ドリフト領域）を薄層化する方法や、デバイスの表面近傍のキャリア濃度を高くする方法などがある。前者の方法では、デバイス構造をＦＳ（フィールドストップ）構造とすることが提案されている。後者の方法としては、例えば、電圧駆動型バイポーラデバイスの中で主流となっているＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合、半導体表面の電流経路を狭くすることによって、ベース領域内のホール濃度を上昇させる方法などが実施されている。
また、他の手法としては、ＩＧＢＴのような電圧駆動型バイポーラトランジスタではなく、ＭＣＴ（ＭＯＳコントロールドサイリスタ）、ＤＧＭＯＳ（デュアルゲートＭＯＳサイリスタ）またはＥＳＴ（エミッタスイッチトサイリスタ）などのように、電圧駆動型サイリスタとする方法が、１９９０年代に盛んに研究開発されている。また、複合型デバイスとして、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）とダイオードと静電誘導型サイリスタの複合装置や、ＭＯＳＦＥＴとダイオードとＥＳＴの複合装置が提案されている。
例えば、静電誘導型サイリスタに第１のスイッチング素子をカスコード接続するとともに、上記静電誘導型サイリスタのゲート電極と第１のスイッチング素子間に定電圧素子を接続してなる半導体装置に関して、上記定電圧素子と並列に上記静電誘導型サイリスタのターンオフ時に該静電誘導型サイリスタのゲート電流をバイパスさせるための第２のスイッチング素子を上記定電圧素子と並列に接続した構成の複合型半導体装置が公知である（例えば、特許文献１参照。）。特許文献１によれば、この複合型半導体装置は、電力損失が小さいという特性と、高周波特性が優れるという特性を有する。
また、第１導電型ベース層と、前記第１導電型ベース層の表面に形成された第２導電型ベース層と、前記第２導電型ベース層内に形成された第１導電型エミッタ層と、前記第１導電型ベース層内の前記第２導電型ベース層と異なる位置に形成された第２導電型エミッタ層と、前記第１導電型ベース層と前記第１導電型エミッタ層とに挟まれた前記第２導電型ベース層の表面に絶縁膜を介して設けられたゲート電極と、前記第２導電型エミッタ層の表面に設けられた第１の電極とを備えた絶縁ゲート付きサイリスタに関して、前記第１導電型ベース層と誘電体分離され前記第１導電型エミッタ層に接続された半導体スイッチング素子と、前記半導体スイッチング素子に接続された第２の電極と、前記第１導電型ベース層と誘電体分離され前記第２導電型ベース層と前記第２の電極との間に設けられた半導体整流素子とを備えた絶縁ゲート付きサイリスタが公知である（例えば、特許文献２参照。）。特許文献２によれば、絶縁ゲート付きサイリスタのオン特性とターンオフ能力が改善されて大電流化を図ることができる。
実開平６−３１２３０号公報 特開平７−３０２８９７号公報
しかしながら、上述した従来のデバイスまたは装置は、いずれも、ＩＧＢＴと比較して優れたトレードオフ特性を有するにもかかわらず、ＩＧＢＴの有する電流飽和特性や短絡耐量がないという欠点や、逆バイアス安全動作領域（ＲＢＳＯＡ）が狭いという欠点を有している。そのため、それらのデバイスまたは装置は、現在の主力製品になっているとはいえない。また、ＭＣＣＴ（ＭＯＳコントロールドカスコードサイリスタ）等の一部の電圧駆動型サイリスタでは、上述した欠点は克服されているが、ＩＧＢＴ構造がサイリスタ構造と並列に配置された構造となっているため、サイリスタ動作によってベース領域内のホール濃度を上昇させる効果を十分に引き出すことは困難である。
この発明は、上述した従来技術による問題点を解消するため、優れたトレードオフ特性を示す電圧駆動型サイリスタまたは半導体デバイスを含む半導体装置を提供することを目的とする。また、この発明は、高い短絡耐量を有する電圧駆動型サイリスタまたは半導体デバイスを含む半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、ＩＧＢＴと自己消弧型デバイスとを備えている。ＩＧＢＴは、第１導電型の半導体基板を用いて形成されている。この半導体基板の表面層には、第２導電型のウェル領域が選択的に設けられている。ウェル領域内の表面層には、第１導電型のエミッタ領域が選択的に設けられている。制御電極は、ウェル領域とエミッタ領域の一部を覆う絶縁膜を介して設けられている。ウェル領域には、第１のウェル電極が電気的に接続されている。また、エミッタ領域には、エミッタ電極が電気的に接続されている。一方、半導体基板の裏面側には、第２導電型のウェル層が設けられている。このウェル層には、第２のウェル電極が電気的に接続されている。
以上の構成のＩＧＢＴに対して、エミッタ電極と第１の端子との間に、自己消弧型デバイスが接続されている。また、第１のウェル電極と第１の端子との間に、整流素子が接続されている。整流素子のえん層電圧は、０．６Ｖ以上である。そして、ＩＧＢＴは、第１の端子と第２のウェル電極に接続された第２の端子との間を流れる電流が小さいときには、サイリスタとして動作する。一方、電流が大きいときには、ＩＧＢＴは、バイポーラトランジスタとして動作する。それらサイリスタとして動作する状態とバイポーラトランジスタとして動作する状態とは、第１の端子と第２の端子との間を流れる電流の大きさに基づいて、自動的に切り替わる。
この請求項１の発明によれば、ＩＧＢＴは、低電流状態のときにホールの引き抜きが抑制され、サイリスタ動作を行う。一方、大電流のときには、ホールが引き抜かれるため、バイポーラトランジスタ動作となり、電流制限機能を発揮する。また、この発明によれば、定常的に使用される電流領域でサイリスタ動作をするデバイスを得ることができる。
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、自己消弧型デバイスと整流素子の電流−電圧特性が次の関係式を満たすことを特徴とする。ただし、当該半導体装置を流れる電流をＩとし、ある所定の電流をＩ0とし、当該半導体装置の定格電流をＩrateとする。また、自己消弧型デバイスのみに電流Ｉを流した場合の自己消弧型デバイスの電圧降下量をＶMとし、整流素子のみに、電流Ｉを流した場合整流素子の電圧降下量をＶDとする。
Ｉ＜Ｉ0のとき ＶM＋０．６Ｖ＜ＶD
Ｉ＞Ｉ0のとき ＶM＞ＶD
ここで、Ｉ0は当該半導体装置が通常状態で使用される電流値であり、Ｉ0≒２・Ｉrate程度が適当である。
請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、当該半導体装置の制限電流値以下の電流で、ウェル電極とエミッタ電極とを短絡させた状態でＩＧＢＴを動作させると、ＩＧＢＴがトランジスタとして動作することを特徴とする。請求項４の発明にかかる半導体装置は、請求項１または３に記載の発明において、当該半導体装置の制限電流と同じ流量の電流が流れた場合、整流素子の電圧降下量は、自己消弧型デバイスの耐圧以下であることを特徴とする。請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、自己消弧型デバイスは、ＭＯＳＦＥＴであることを特徴とする。
請求項６の発明にかかる半導体装置は、請求項５に記載の発明において、ＭＯＳＦＥＴのしきい値は、ＩＧＢＴのしきい値よりも高いことを特徴とする。これは、当該半導体装置が安全にターンオフするために必要な条件である。ターンオフの際に、エミッタ電極と第１の端子との間に接続されたＭＯＳＦＥＴ（以下、第１のＭＯＳＦＥＴとする）とＩＧＢＴ側のＭＯＳＦＥＴ（以下、第２のＭＯＳＦＥＴとする）のうち、第２のＭＯＳＦＥＴが先にオフ状態になると、第１のＭＯＳＦＥＴのドレイン−ソース間に高電圧がかかるため、第１のＭＯＳＦＥＴが破壊する可能性がある。請求項６の発明によれば、ターンオフの際に、第１のＭＯＳＦＥＴの方が第２のＭＯＳＦＥＴよりも先にオフ状態になるので、第１のＭＯＳＦＥＴの破壊を回避することができる。
請求項７の発明にかかる半導体装置は、請求項５に記載の発明において、ＭＯＳＦＥＴの制限電流値がＩＧＢＴの制限電流値よりも大きいことを特徴とする。請求項８の発明にかかる半導体装置は、請求項５に記載の発明において、第２のＭＯＳＦＥＴの制御電極は、第１のＭＯＳＦＥＴの制御電極に電気的に接続されていることを特徴とする。請求項９の発明にかかる半導体装置は、請求項５〜８のいずれか一つに記載の発明において、当該半導体装置がオン状態のときに、第１のＭＯＳＦＥＴは、飽和領域で動作しないことを特徴とする。請求項９の発明によれば、短絡などにより大電流が流れた場合でも、安定して動作する。
請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、整流素子はダイオードで構成されている。そして、当該半導体装置の第２の端子と第１の端子との間に定格電流の順方向電流が流れるときに、このダイオードの順方向または逆方向に有意な電流が流れないことを特徴とする。これは、当該半導体装置を定格電流の約２倍以下でサイリスタ動作させるために必要な条件である。従って、請求項１０の発明によれば、当該半導体装置は、定格電流の約２倍以下でサイリスタとして動作する。
請求項１１の発明にかかる半導体装置は、請求項１〜１０のいずれか一つに記載の発明において、整流素子を構成するダイオードの正極が第１のウェル電極に接続され、かつ負極が第１の端子に接続されていることを特徴とする。請求項１２の発明にかかる半導体装置は、請求項１〜１０のいずれか一つに記載の発明において、整流素子を構成するダイオードの負極が第１のウェル電極に接続され、かつ正極が第１の端子に接続されていることを特徴とする。
また、上述した課題を解決し、目的を達成するため、請求項１３の発明にかかる半導体装置は、トレンチゲート構造を有する電圧駆動型サイリスタにダイオードを組み合わせたものである。電圧駆動型サイリスタは、第１導電型の半導体基板を用いて形成されている。この半導体基板の表面層には、トレンチ溝が選択的に形成されている。そして、このトレンチ溝の側壁に接して半導体基板の表面層には、トレンチ溝よりも浅い第２導電型のウェル領域が選択的に設けられている。また、トレンチ溝の側壁に接してウェル領域内の表面層には、第１導電型のソース領域が選択的に設けられている。さらに、ウェル領域内には、トレンチ溝の側壁に接する第１導電型のカソード領域が設けられている。このカソード領域は、ウェル領域を、半導体基板に接する第１のウェル部と半導体基板に接しない第２のウェル部に分割している。また、カソード領域とソース領域は、離れている。
制御電極は、トレンチ側壁に沿ってソース領域、第２のウェル部、カソード領域および第１のウェル部の一部を覆う絶縁膜を介して設けられている。第１のウェル部には、ウェル電極が電気的に接続されている。ソース領域および第２のウェル部には、エミッタ電極が電気的に接続されている。一方、半導体基板の裏面側には、第２導電型のアノード層が設けられている。このアノード層には、アノード電極が電気的に接続されている。さらに、エミッタ電極とウェル電極との間には、ダイオードが接続されている。
この請求項１３の発明によれば、電圧駆動型サイリスタは、低電流密度状態のときにホールの引き抜きを抑制して、サイリスタ動作を行う。一方、大電流密度のときには、ホールを引き抜き、バイポーラトランジスタ動作となり、電流制限機能を発揮する。また、ソース領域、ウェル領域、カソード領域、絶縁膜および制御電極よりなる第１のＭＯＳＦＥＴは、半導体基板内部において縦方向、すなわち基板の深さ方向に形成されている。また、エミッタ電極とウェル電極との間にダイオードが接続されている。ダイオードのえん層電圧は、０．６Ｖ以上である。エミッタ電極は、第１の端子に接続され、アノード電極は、第２の端子に接続されている。そして、電圧駆動型サイリスタは、第１の端子と第２の端子との間を流れる電流が小さいときにサイリスタとして動作し、一方、電流が大きいときにバイポーラトランジスタとして動作し、それらサイリスタとして動作する状態とバイポーラトランジスタとして動作する状態とが電流に基づいて自動的に切り替わる。
請求項１４の発明にかかる半導体装置は、請求項１３に記載の発明において、半導体基板の表面上に酸化膜が設けられており、この酸化膜上にダイオードを構成するポリシリコン膜が設けられている。また、請求項１５の発明にかかる半導体装置は、請求項１３に記載の発明において、半導体基板内に酸化膜が埋め込まれており、この酸化膜上にダイオードを構成するポリシリコン膜が設けられている。請求項１４または１５では、ダイオードは、例えば、酸化膜上のポリシリコンにｐ型不純物イオンとｎ型不純物イオンを打ち分けることにより形成されている。請求項１４または１５の発明によれば、電圧駆動型サイリスタとダイオードが、同一半導体基板に設けられる。
請求項１６の発明にかかる半導体装置は、請求項１３〜１５のいずれか一つに記載の発明において、Ｃs-k≦Ｃk-bであることを特徴とする。ただし、Ｃs-kは、ウェル領域のトレンチ溝の側壁に接し、かつソース領域とカソード領域とに挟まれている部分で最も高い不純物濃度である。また、Ｃk-bは、ウェル領域のトレンチ溝の側壁に接し、かつエミッタ電極と半導体基板とに挟まれている部分で最も高い不純物濃度である。
請求項１７の発明にかかる半導体装置は、請求項１３または１６に記載の発明において、当該半導体装置がオン状態のときに、ソース領域、ウェル領域、カソード領域、絶縁膜および制御電極よりなる第１のＭＯＳＦＥＴは、飽和領域で動作しないことを特徴とする。請求項１７の発明によれば、短絡などにより大電流が流れた場合でも、安定して動作する。
請求項１８の発明にかかる半導体装置は、請求項１３〜１７のいずれか一つに記載の発明において、当該半導体装置のアノード電極とエミッタ電極との間に定格電流の順方向電流が流れるときに、ダイオードの順方向または逆方向に有意な電流が流れないことを特徴とする。これは、当該半導体装置を定格電流以下でサイリスタ動作させるために必要な条件である。従って、請求項１８の発明によれば、当該半導体装置は、定格電流以下でサイリスタとして動作する。
請求項１９の発明にかかる半導体装置は、請求項１３〜１８のいずれか一つに記載の発明において、ダイオードの正極がウェル電極に接続され、かつ負極がエミッタ電極に接続されていることを特徴とする。請求項２０の発明にかかる半導体装置は、請求項１３〜１８のいずれか一つに記載の発明において、ダイオードの負極がウェル電極に接続され、かつ正極がエミッタ電極に接続されていることを特徴とする。
本発明にかかる半導体装置によれば、優れたトレードオフ特性を示すとともに、高い短絡耐量を有する電圧駆動型サイリスタまたは半導体デバイスを含む半導体装置が得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。実施の形態の説明においては、第１導電型をｎ型とし、第２導電型をｐ型として説明するが、本発明は、その逆でも同様に成り立つ。
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置の平面構成の要部を示す平面図である。図１に示すように、この半導体装置は、特に限定しないが、例えば第１および第２の２個の半導体チップ１，２で構成されている。第１の半導体チップ１には、例えばサイリスタ形成領域３ａとダイオード形成領域３ｂが設けられている。
サイリスタ形成領域３ａには、サイリスタが形成されており、その表面には、サイリスタのカソード電極（以下、Ｔカソード電極とする）３ｃ、ウェル電極（以下、Ｔウェル電極とする）３ｄおよびゲート電極（以下、Ｔゲート電極とする）３ｅが設けられている。サイリスタのアノード電極（以下、Ｔアノード電極とする）は、チップ裏面に設けられており、図１には現れていない。ダイオード形成領域３ｂには、ダイオードが形成されており、その表面には、ダイオードのアノード電極（以下、Ｄアノード電極とする）３ｆおよびカソード電極（以下、Ｄカソード電極とする）３ｇが設けられている。
第２の半導体チップ２は、その全面がＭＯＳＦＥＴ形成領域４ａになっており、ＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴ形成領域４ａの表面には、ＭＯＳＦＥＴのソース電極（以下、Ｍソース電極とする）４ｂ、ドレイン電極（以下、Ｍドレイン電極とする）４ｃおよびゲート電極（以下、Ｍゲート電極とする）４ｄが設けられている。
Ｄカソード電極３ｇとＭドレイン電極４ｃは、半導体装置の図示しない第１の端子であるカソード端子に接続される。Ｔアノード電極は、半導体装置の図示しない第２の端子であるアノード端子に接続される。Ｔウェル電極３ｄとＤアノード電極３ｆは、ボンディングワイヤ５ａ等を介して電気的に接続される。Ｔカソード電極３ｃとＭドレイン電極４ｃは、ボンディングワイヤ５ｂ等を介して電気的に接続される。Ｔゲート電極３ｅとＭゲート電極４ｄは、ボンディングワイヤ５ｃ等を介して電気的に接続される。なお、他の実施形態において説明するように、サイリスタとダイオードとＭＯＳＦＥＴを同一半導体チップに形成することもできる。
図２は、図１の切断線Ａ−Ａ’におけるサイリスタの断面構成を示す縦断面図である。図２に示すように、サイリスタはＩＧＢＴにより構成されている。ＩＧＢＴは、ｎ型の半導体基板１１を用いて形成されている。半導体基板１１の表面層には、トレンチ溝１２が選択的に形成されている。そして、このトレンチ溝１２の側壁に接して半導体基板１１の表面層には、トレンチ溝１２よりも浅いｐ型のウェル領域１３が選択的に設けられている。また、トレンチ溝１２の側壁に接してウェル領域１３内の表面層には、ｎ型のカソード領域（エミッタ領域）１４が選択的に設けられている。
トレンチ溝１２内には、例えば酸化膜からなるゲート絶縁膜１５を介してゲート電極（制御電極）１６が埋め込まれている。ウェル領域１３には、ウェル電極（第１のウェル電極）１７が電気的に接続されている。カソード領域１４には、カソード電極（エミッタ電極）１８が電気的に接続されている。なお、図２では、カソード領域１４、ウェル領域１３、カソード電極１８およびウェル電極１７が同一断面に現れているが、実際には図２に対する奥行き方向に交互に形成されており、図２に平行で、かつ図２とは異なる断面に現れる。ゲート電極１６、ウェル電極１７およびカソード電極１８は、それぞれ図１に示す平面構成において、Ｔゲート電極３ｅ、Ｔウェル電極３ｄおよびＴカソード電極３ｃに対応する。
半導体基板１１の裏面側には、ｎ型のバッファ層１９を介してｐ型のアノード層（ウェル層）２０が設けられている。このアノード層２０には、アノード電極（第２のウェル電極）２１が電気的に接続されている。カソード電極１８と半導体装置の第１の端子であるカソード端子３１との間に、自己消弧型デバイスとしてｎチャネルのＭＯＳＦＥＴ４１が接続されている。また、ウェル電極１７とカソード端子３１との間には、整流素子としてダイオード４２ａが接続されている。ＭＯＳＦＥＴ４１およびダイオード４２ａは、それぞれ図１に示す平面構成において、ＭＯＳＦＥＴ形成領域４ａおよびダイオード形成領域３ｂに形成されている。基板裏面のアノード電極２１は、半導体装置の第２の端子であるアノード端子３２に接続されている。
図３は、図１の切断線Ｂ−Ｂ’におけるＭＯＳＦＥＴ４１の断面構成を示す縦断面図である。図３に示すように、ＭＯＳＦＥＴは、例えば横型構造のものであり、前記ｎ半導体基板１１とは別のｐ型の半導体基板５１を用いて形成されている。半導体基板５１の表面層には、ｎ型のソース領域５２およびｎ型のドレイン領域５３が選択的に設けられている。半導体基板５１の、ソース領域５２とドレイン領域５３との間のチャネルが形成される領域上には、酸化膜等からなるゲート絶縁膜５４を介してゲート電極５５が設けられている。ソース領域５２およびドレイン領域５３には、それぞれソース電極５６およびドレイン電極５７が電気的に接続されている。
半導体基板５１の裏面側には、基板電極５８が設けられている。ゲート電極５５、ソース電極５６およびドレイン電極５７は、それぞれ図１に示す平面構成において、Ｍゲート電極４ｄ、Ｍソース電極４ｂおよびＭドレイン電極４ｃに対応する。従って、図２に示すように、ＭＯＳＦＥＴ４１は、そのソース端子（ソース電極５６）を装置全体のカソード端子３１に接続し、ドレイン端子（ドレイン電極５７）をＩＧＢＴのカソード電極１８に接続し、ゲート端子４３（ゲート電極５５）をＩＧＢＴのゲート電極１６に接続した構成となる。
図４は、図１の切断線Ｃ−Ｃ’におけるダイオード４２ａの断面構成を示す縦断面図である。図４に示すように、ダイオードは、ＩＧＢＴと同じｎ半導体基板１１に形成されている。半導体基板１１の表面層には、ｐ型のウェル領域１３が設けられている。ウェル領域１３の上には、酸化膜等の絶縁膜６１を介してｐ型のアノード領域６２ａ，６２ｃおよびｎ型のカソード領域６２ｂ，６２ｄが交互に設けられている。一方の終端に位置するｐ型のアノード領域６２ａには、アノード電極６３が電気的に接続されている。もう一方の終端に位置するｎ型のカソード領域６２ｄには、カソード電極６４が電気的に接続されている。
これら電極６３，６４に接続されたアノード領域６２ａおよびカソード領域６２ｄにそれぞれ接するｎ型のカソード領域６２ｂとｐ型のアノード領域６２ｃとは、浮遊電極６５に接触している。アノード電極６３、浮遊電極６５およびカソード電極６４は、絶縁膜６６，６７により互いに絶縁されている。アノード電極６３およびカソード電極６４は、それぞれ図１に示す平面構成において、Ｄアノード電極３ｆおよびＤカソード電極３ｇに対応する。従って、図２に示すように、ダイオード４２ａは、２個のダイオード素子を直列に接続した構成（２直列構成）となっており、そのアノード端子（アノード電極６３）をＩＧＢＴのウェル電極１７に接続し、カソード端子（カソード電極６４）を装置全体のカソード端子３１に接続した構成となる。
図７に、上述した構成の半導体装置の等価回路を示す。半導体装置は、ｐｎｐトランジスタ４４、ｎｐｎトランジスタ４５、前記ＭＯＳＦＥＴ４１、前記ダイオード４２ａ、およびサイリスタ部に形成されるＭＯＳＦＥＴ４６により構成される。以下、２個のＭＯＳＦＥＴ４１，４６を区別する必要がある場合には、カソード端子３１に接続されたＭＯＳＦＥＴ４１を第１のＭＯＳＦＥＴ４１とし、サイリスタ部に形成されるＭＯＳＦＥＴ４６を第２のＭＯＳＦＥＴ４６とする。
装置全体のアノード端子３２には、ｐｎｐトランジスタ４４のエミッタ端子が接続されている。ｐｎｐトランジスタ４４のベース端子およびコレクタ端子は、それぞれｎｐｎトランジスタ４５のコレクタ端子およびベース端子に接続されている。ｎｐｎトランジスタ４５のエミッタ端子およびコレクタ端子は、それぞれ第２のＭＯＳＦＥＴ４６のソース端子およびドレイン端子に接続されている。また、ｎｐｎトランジスタ４５のエミッタ端子は、第１のＭＯＳＦＥＴ４１のドレイン端子に接続されている。
第１のＭＯＳＦＥＴ４１のソース端子は、装置全体のカソード端子３１に接続されている。第１のＭＯＳＦＥＴ４１のゲート端子４３は、第２のＭＯＳＦＥＴ４６のゲート端子４７に接続されている。また、ｎｐｎトランジスタ４５のベース端子は、ダイオード４２ａのアノード端子に接続されている。ダイオード４２ａのカソード端子は、装置全体のカソード端子３１に接続されている。アノード端子３２に印加されるアノード電圧は、常にカソード端子３１に印加されるカソード電圧よりも高い。
図７に示す回路構成において、ｎｐｎトランジスタ４５およびｐｎｐトランジスタ４４により構成されるサイリスタが主サイリスタである。この主サイリスタのオン状態およびオフ状態は、第１のＭＯＳＦＥＴ４１および第２のＭＯＳＦＥＴ４６により制御される。オフ状態のときには、アノード端子３２とカソード端子３１との間の電圧の大部分をｐｎｐトランジスタ４４のｎｐｎトランジスタ４５側のｐｎ接合が担い、他のデバイスにはほとんど電圧がかからないようにするのが望ましい。
ダイオード４２ａは、ｐｎｐトランジスタ４４からｎｐｎトランジスタ４５のベース領域またはカソード端子３１へ流れる電流を調整するために設けられている。ダイオード４２ａは、本半導体装置のアノード端子３２とカソード端子３１との間に定格電流以下の順方向電流が流れるときに、順方向または逆方向に有意な電流が流れないようになっている。このダイオード４２ａが接続されていることにより、本半導体装置は、定格電流以下でサイリスタとして動作し、またｎｐｎトランジスタ４５の動作状態、すなわち主サイリスタの動作状態が、ｐ層のポテンシャルとダイオードの電流−電圧特性とに応じて、自動的に変化する。動作の詳細な説明については後述する。
図７に示す等価回路と図２〜図４に示すデバイス構造との対応関係は次のとおりである。ｐｎｐトランジスタ４４は、アノード層２０のｐ層、バッファ層１９および半導体基板１１よりなるｎ層、並びにウェル領域１３のｐ層により構成されている。ｎｐｎトランジスタ４５は、半導体基板１１のｎ層、ウェル領域１３のｐ層およびカソード領域１４のｎ層により構成されている。第２のＭＯＳＦＥＴ４６は、カソード領域１４、ウェル領域１３、半導体基板１１、ゲート絶縁膜１５およびゲート電極１６により構成されている。第１のＭＯＳＦＥＴ４１は、図３を参照しながら説明した通りである。ダイオード４２ａは、図４を参照しながら説明した通りである。
次に、上述した構成の半導体装置の耐圧クラスが６００Ｖである場合の各部の寸法や電気的特性値および形成方法などの一例を挙げる。デバイスの主電圧を支えるＩＧＢＴについて、半導体基板１１の比抵抗および厚さは、耐圧クラスが６００ＶのＩＧＢＴと同一であり、その耐圧は７００Ｖ程度である。トレンチ溝１２の深さおよび幅は、それぞれ５μｍおよび１μｍである。セルピッチは１０μｍであり、セルの配置形状はストライプ状である。また、バッファ層１９およびアノード層２０は、例えばイオン注入および熱処理により形成される。半導体基板１１のベース領域には、ライフタイムキラーは導入されていない。
また、第１のＭＯＳＦＥＴ４１について、そのゲート長は約３．０μｍである。ソース領域５２およびドレイン領域５３は、半導体基板５１にｎ型不純物として例えば砒素（Ａｓ）イオンを注入し、また、図示しないウェル領域は、半導体基板５１にｐ型不純物として例えばボロン（Ｂ）イオンを注入し、熱処理を行うことによりそれぞれ形成される。第１のＭＯＳＦＥＴ４１のゲート幅は、第２のＭＯＳＦＥＴ４６のゲート幅と同じである。また、第２のＭＯＳＦＥＴ４６のしきい値は約６．０Ｖであり、第１のＭＯＳＦＥＴ４１のしきい値は約７．０Ｖであり、第１のＭＯＳＦＥＴ４１のしきい値の方が高くなっている。第１のＭＯＳＦＥＴ４１の耐圧は、１５Ｖ程度である。
ダイオード４２ａは、絶縁膜６１上に形成した厚さ１μｍのポリシリコンに対して、ｎ型不純物として例えば砒素（Ａｓ）イオンと、ｐ型不純物として例えばボロン（Ｂ）イオンを打ち分け、その上に金属膜のパターニングにより浮遊電極６５を形成して２個のｐｎダイオードを直列に接続することにより形成される。ダイオード４２ａの幅は、第２のＭＯＳＦＥＴ４６のゲート幅の１／１０である。ダイオード４２ａの耐圧は、２Ｖ程度である。
次に、上述した構成の半導体装置の動作について、図７を参照しながら説明する。まず、本半導体装置がオン状態になるときの動作について説明する。第１および第２のＭＯＳＦＥＴ４１，４６のゲート端子４３，４７にしきい値以上の電圧が印加されると、これら２個のＭＯＳＦＥＴ４１，４６にｎチャネルが形成される。そして、形成されたｎチャネルを通って、ｐｎｐトランジスタ４４にベース電流が供給されるので、本半導体装置はトランジスタ動作を開始する。
トランジスタ動作の開始直後は、過渡的にアノード端子３２とカソード端子３１との間の電圧が低下していないので、ｐｎｐトランジスタ４４のコレクタ端子の電圧がダイオード４２ａのえん層電圧よりも高い。そのため、ｐｎｐトランジスタ４４のコレクタ電流は、全てダイオード４２ａを通ってカソード端子３１に流れる。そして、時間の経過によってアノード端子３２とカソード端子３１との間の電圧が十分に低下し、ｐｎｐトランジスタ４４のコレクタ端子の電圧がダイオード４２ａのえん層電圧よりも低くなると、ｐｎｐトランジスタ４４のコレクタ電流は、ｎｐｎトランジスタ４５のベース端子に流れるようになる。それによって、ｐｎｐトランジスタ４４とｎｐｎトランジスタ４５とで構成されるｐｎｐｎサイリスタが動作を始める。
このような動作は、ｐｎｐトランジスタ４４のコレクタ端子の電圧がｎｐｎトランジスタ４５のエミッタ端子の電圧よりも高くなることにより実現される。そのためには、ダイオード４２ａおよび第１のＭＯＳＦＥＴ４１の電流一電圧特性を適当に選定する必要がある。具体的には、所定の電流Ｉ0を第１のＭＯＳＦＥＴ４１にのみ流した場合の第１のＭＯＳＦＥＴ４１のドレイン−ソース間電圧をＶMと表し、ある所定の電流Ｉ0をダイオード４２ａにのみ流した場合のダイオード４２ａのアノード−カソード間電圧をＶDと表すと、［ＶD＞ＶM＋０．６Ｖ］となるようにすればよい。この関係を満たした状態では、ｐｎｐトランジスタ４４のホール電流は、整流素子４２ａを流れず、ｎｐｎトランジス４５のベース電流として機能し、半導体装置はサイリスタ動作を行う。ここで、ある所定の電流Ｉ0は、この半導体装置が通常の状態で使用される電流密度の最大値にすることが望ましい。
次に、本半導体装置がオフ状態になるときの動作について説明する。本半導体装置は、第１のＭＯＳＦＥＴ４１のゲート端子４３および第２のＭＯＳＦＥＴ４６のゲート端子４７にしきい値以下の電圧が与えられると、オフ状態となるが、第１のＭＯＳＦＥＴ４１のしきい値が第２のＭＯＳＦＥＴ４６のしきい値よりも高いので、まず第１のＭＯＳＦＥＴ４１がオフ状態になった後に、第２のＭＯＳＦＥＴ４６がオフ状態となる。
具体的には、第１のＭＯＳＦＥＴ４１のゲート端子４３の印加電圧がしきい値に近づくと、第１のＭＯＳＦＥＴ４１のオン抵抗が増加し、ｎｐｎトランジスタ４５のエミッタ端子の電圧が上昇する。そして、ｎｐｎトランジスタ４５のエミッタ端子の電圧がダイオード４２ａのえん層電圧よりも高くなると、ダイオード４２ａに電流が流れ、ｎｐｎトランジスタ４５のベース電流が減少するので、本半導体装置は、サイリスタ動作からトランジスタ動作に切り替わりはじめる。
この状態で、第１のＭＯＳＦＥＴ４１のゲート電圧がしきい値以下になると、ｎｐｎトランジスタ４５は電流経路から切り離された状態となる。ＩＧＢＴ内の過剰キャリアである電子は、ｐｎｐトランジスタ４４のエミッタ端子を介して装置全体のアノード端子３２へ掃出される。一方、ＩＧＢＴ内の過剰キャリアであるホールは、ｐｎｐトランジスタ４４のコレクタ端子からダイオード４２ａを介して装置全体のカソード端子３１へ掃出される。このように過剰キャリアを排出しながら、アノード端子３２のアノード電圧が大きく上昇し、最終的にトランジスタ動作も起こらなくなり、本半導体装置はオフ状態となる。
上記ターンオフ動作を安全に行うためには、第１のＭＯＳＦＥＴ４１が動作中に雪崩降伏を発生しないようにする必要がある。第１のＭＯＳＦＥＴ４１のドレイン電圧はダイオード４２ａの順電圧程度に上昇するため、少なくとも、第１のＭＯＳＦＥＴ４１の耐圧は、ダイオード４２ａに半導体装置の最大電流を流した時に発生する電圧降下量よりも高く設計する必要がある。
次に、静的に電流が増加した場合について説明する。第１および第２のＭＯＳＦＥＴ４１，４６のゲート端子４３，４７にしきい値以上の電圧を印加した状態でアノード端子３２のアノード電圧を増加させる場合、そのアノード電圧が、ｐｎｐトランジスタ４４のエミッタ領域とベース領域とからなるｐｎ接合のえん層電圧を超えると、ｐｎｐトランジスタ４４のベース電流が供給可能な状態であるから、ｐｎｐトランジスタ４４が動作し始める。上述したように、ダイオード４２ａと第１のＭＯＳＦＥＴ４１の電流−電圧特性が適当に選択されていることによって、ｐｎｐトランジスタ４４のコレクタ電流は、全てｎｐｎトランジスタ４５のベース電流となり、ｐｎｐｎサイリスタが動作することになる。
アノード電圧がさらに上昇すると、ｐｎｐトランジスタ４４のコレクタ端子の電圧およびｎｐｎトランジスタ４５のエミッタ端子の電圧が上昇する。そして、ｐｎｐトランジスタ４４のコレクタ端子の電圧がダイオード４２ａのえん層電圧を超えると、ダイオード４２ａに電流が流れ始めるので、ｐｎｐトランジスタ４４のコレクタ端子の電圧は、ダイオード４２ａの順電圧程度になる。一方、ｎｐｎトランジスタ４５のエミッタ端子の電圧は、第１のＭＯＳＦＥＴ４１のオン抵抗による程度であるので、ダイオード４２ａの順電圧が第１のＭＯＳＦＥＴ４１のオン抵抗による電圧よりも小さくなり始めると、ｎｐｎトランジスタ４５の動作は停止する。つまり、本半導体装置は、ｐｎｐトランジスタの動作に自動的に切り替わる。
このような状態でアノード電圧がさらに上昇し、電流が増加すると、第２のＭＯＳＦＥＴ４６がピンチオフする。それによって、アノード端子３２のアノード電圧にかかわらず、ｐｎｐトランジスタ４４に供給されるベース電流は一定となり、アノード電流はほとんど増加しなくなる。すでにｎｐｎトランジスタ４５は動作していないので、ｐｎｐトランジスタ４４がアノード電圧のほとんどを担うことになる。適当な設計のｐｎｐトランジスタ４４（例えば、ＩＧＢＴのような設計）を適用することによって、耐圧の低いｎＭＯＳＦＥＴやダイオードを適用した場合でも、大きなアノード電圧まで電流制限機能を保たせることが可能となる。このような動作は、大電流領域において、第１のＭＯＳＦＥＴ４１のオン抵抗がダイオード４２ａの順電圧よりも大きくなるようにすることによって実現される。ここで、ＩＧＢＴのような設計とは、制限電流以下の電流値で、ｎｐｎトランジスタ４５の電流増幅率とｐｎｐトランジスタ４４の電流増幅率との和が１を超えないような設計のことである。
次に、短絡状態に関して、動的に電流が増加した場合について説明する。アノード端子３２に十分なアノード電圧が印加され、回路のインピーダンスが十分に小さい状態で第１および第２のＭＯＳＦＥＴ４１，４６にしきい値以上のゲート電圧が印加されると、上述したオン状態での動作の説明の通り、本半導体装置はトランジスタ動作を開始する。しかし、回路のインピーダンスが十分に小さく、アノード端子３２のアノード電圧が低下しないので、ｐｎｐトランジスタ４４のコレクタ端子の電圧も低下しない。従って、電流は、ｎｐｎトランジスタ４５には流れずに、ダイオード４２ａに流れるので、本半導体装置は、ｐｎｐトランジスタの動作を行う。
この場合、ｐｎｐトランジスタ４４のベース電流を供給する第１のＭＯＳＦＥＴ４１と第２のＭＯＳＦＥＴ４６が、電流の増加によってピンチオフすることによって、電流が制限される。この動作状態は、ＩＧＢＴの短絡状態とほぼ同じであるので、短絡耐量を確保することができる。以上の説明より明らかなように、本半導体装置は、電圧駆動型サイリスタであり、サイリスタ動作モードとトランジスタ動作モードの自動切り替えが可能であり、かつ電流制限機能を有する。
なお、ウェル電極１７とカソード端子３１との間に接続される整流素子として、単一のｐｎ接合を有するダイオードを用いてもよい。図５は、単一のｐｎ接合を有するダイオード４２ｂの、図１の切断線Ｃ−Ｃ’における断面構成を示す縦断面図である。図５に示すダイオード４２ｂは、図４に示すダイオード４２ａの構成から、アノード領域６２ｃとカソード領域６２ｄと浮遊電極６５をなくし、カソード領域６２ｂにカソード電極６４を電気的に接続したものである。
また、整流素子として、３個以上のダイオードを直列接続したものを用いてもよい。図６は、３直列構成のダイオード４２ｃの、図１の切断線Ｃ−Ｃ’における断面構成を示す縦断面図である。図６に示すダイオード４２ｃは、図４に示すダイオード４２ａの構成に、アノード領域６２ｅとカソード領域６２ｆと浮遊電極６８を追加し、カソード領域６２ｄとアノード領域６２ｅを浮遊電極６８で接続し、アノード領域６２ｅとｐｎ接合するカソード領域６２ｆにカソード電極６４を電気的に接続し、アノード電極６３、浮遊電極６５，６８およびカソード電極６４を絶縁膜６６，６７，６９により互いに絶縁したものである。
図８および図９に、図２〜図４に示す３種の半導体デバイスを図７に示す回路構成となるように接続した６００Ｖ級のデバイス（これを第１の実施例とする）を、ゲート電圧１５Ｖで駆動させた場合の１２５℃における電流−電圧特性を示す。図８は、アノード電圧および電流密度の範囲がそれぞれ０〜５Ｖおよび０〜１０００Ａ／ｃｍ2のものであり、図９は、アノード電圧および電流密度の範囲がそれぞれ０〜６００Ｖおよび０〜５０００Ａ／ｃｍ2のものである。なお、比較のため、図２に示すサイリスタ部のカソード電極１８と図３に示す第１のＭＯＳＦＥＴ４１のドレイン電極５７とを接続し、かつダイオード４２ａのないデバイス（以下、サイリスタ動作型デバイスとする）と、サイリスタ部のカソード電極１８とウェル電極１７とを短絡し、かつ第１のＭＯＳＦＥＴ４１およびダイオード４２ａのないデバイス（以下、トランジスタ動作型デバイス）の電流−電圧特性も図８に合わせて示す。
サイリスタ動作型デバイスでは、サイリスタ部のカソード側にホール電流を引き抜くための電極がない。そのため、サイリスタ動作が起こり、アノード端子３２とカソード端子３１との間の電圧が低くても大きな電流を流すことができ、飽和電圧が低いという出力特性を示す。電流が大きくなると、サイリスタ部のカソード領域１４の電圧、すなわち第１のＭＯＳＦＥＴ４１のドレイン電極５７の電圧が上昇するため、第１のＭＯＳＦＥＴ４１はピンチオフする。そのため、サイリスタ動作型デバイスでは、３０００Ａ／ｃｍ2程度で電流が飽和し始めるが、第１のＭＯＳＦＥＴ４１の耐圧程度で再び電流が増加し始める。さらに電流を増加させると、最終的に第１のＭＯＳＦＥＴ４１の破壊に至る。
一方、トランジスタ動作型デバイスでは、サイリスタ部のカソード側にホール電流を引き抜くのに十分な大きさの電極があるので、サイリスタ動作が起こらない。このため、飽和電圧が高い。しかし、電流が増加すると、第２のＭＯＳＦＥＴ４６がピンチオフするので、２０００Ａ／ｃｍ2程度で電流が飽和する。そして、それ以降は、ほとんど電流が増えることなく、デバイスの耐圧クラスに相当する６００Ｖまで電流飽和特性が維持される。これは、ＩＧＢＴの電流飽和特性と同じである。
それに対して、第１の実施例のデバイスでは、電流が約４００Ａ／ｃｍ2以下の小さい領域において、サイリスタ動作型デバイスと全く同じ出力特性を示し、飽和電圧が低い。そして、電流が増えると、電流密度が５００Ａ／ｃｍ2付近で第１の電圧上昇が見られ、その後、１５００Ａ／ｃｍ2付近で第２の電圧上昇が見られる。第２の電圧上昇の際には、電流の増大はほとんど見られなくなる。そして、アノード電圧が６００Ｖになった状態においても、アバランシェブレークダウンの様相は見られない。第１の電圧上昇が発生した理由は、ウェル電極１７の電圧がダイオード４２ａのえん層電圧を超えたことにより、ダイオード４２ａに電流が流れ始め、第１の実施例のデバイスがサイリスタ動作モードからトランジスタ動作モードに移行したからである。この結果として、第１の実施例のデバイスでは、上述したトランジスタ動作型デバイスと同様の電流飽和特性が現れる。
この第１の電圧上昇が発生するときの電流、すなわちサイリスタ動作モードからトランジスタ動作モードヘ切り替る電流は、ダイオード４２ａを変えることにより変更可能である。図２、図３および図５に示す３種の半導体デバイスを図７に示す回路構成となるように接続したデバイスを第２の実施例とし、図２、図３および図６に示す３種の半導体デバイスを図７に示す回路構成となるように接続したデバイスを第３の実施例とする。
図１０および図１１に、６００Ｖ級の第１〜第３の実施例の各デバイスを、ゲート電圧１５Ｖで駆動させた場合の１２５℃における電流−電圧特性を示す。図１０は、アノード電圧および電流密度の範囲がそれぞれ０〜１０Ｖおよび０〜１５００Ａ／ｃｍ2のものであり、図１１は、アノード電圧および電流密度の範囲がそれぞれ０〜６００Ｖおよび０〜５０００Ａ／ｃｍ2のものである。また、図１２に、第１〜第３の実施例の各第１のＭＯＳＦＥＴ４１およびダイオード４２ａ，４２ｂ，４２ｃの出力特性を示す。
図１０および図１１より、ダイオードの直列数が多いほど、第１の電圧上昇が発生するときの電流値が高いことがわかる。この第１の電圧上昇が発生するときの電流値は、ほぼ、第１のＭＯＳＦＥＴ４１の出力特性とそれぞれのダイオード４２ａ，４２ｂ，４２ｃの出力特性から０．６Ｖを減じたものが交わっている電流値に相当する。これは、ダイオードの直列数が多いほど、ｐｎｐトランジスタ４４のコレクタ電流をダイオード４２ａ，４２ｂ，４２ｃ側に流すのに必要なウェル領域１３の電位が高くなるからである。
従って、ダイオードの直列数を変更する代わりに、ダイオードの材料を、ＳｉＣ等のえん層電圧の高い材料に変更しても、同様の結果が得られる。また、ダイオードを逆方向に接続し、そのダイオードの耐圧を高くすることによっても、同様の結果が得られる。一般に、６００Ｖ級デバイスの電流密度は、約２００Ａ／ｃｍ2程度であるから、ポリシリコンでできたダイオードを用いる場合には、直列数を２程度にすれば、そのえん層電圧が約１Ｖとなり、定常的に使用される電流領域でサイリスタ動作をするデバイスが得られる。
ダイオードの直列数をさらに増やすと、高い電流密度領域までサイリスタ動作型デバイスと全く同じ電流−電圧特性を示し、３０００Ａ／ｃｍ2付近に見られる第１のＭＯＳＦＥＴ４１の電流飽和による電圧上昇が現れるようになる。しかし、第１のＭＯＳＦＥＴ４１のオン抵抗は低い方が望ましいので、第１のＭＯＳＦＥＴ４１として低耐圧のデバイスが用いられる。そのため、サイリスタ動作型デバイスのように電流飽和特性を示さなくなる。このような状況は、第１のＭＯＳＦＥＴ４１に過大な負担がかかっている状態であるため、第１のＭＯＳＦＥＴ４１が破壊し、デバイス全体の破壊を招くおそれがある。
従って、このような状況を避けるのが望ましい。そのためには、第１のＭＯＳＦＥＴ４１が飽和動作を開始する電圧以下でダイオードに十分な電流が流れるような構成にすればよい。図１２より、第１のＭＯＳＦＥＴ４１が飽和動作を開始する電流値は、約３０００Ａ／ｃｍ2であり、このときの第１のＭＯＳＦＥＴ４１のドレイン−ソース間電圧は８Ｖ程度である。この電流値を流した場合のダイオードの順電圧は、第３の実施例でも１Ｖ程度であり、ｎｐｎトランジスタ４５の動作を阻止するには十分な電位差が得られている。
図１３および図１４に、それぞれ６００Ｖ級の第１の実施例のデバイスのターンオフ波形およびターンオン波形を示す。比較のため、図１８および図１９に、それぞれ従来の部分トレンチ構造を有する６００Ｖ級のＦＳ−ＩＧＢＴのターンオフ波形およびターンオン波形を示す。また、図１５および図１６に、それぞれ６００Ｖ級の第１の実施例のデバイスの飽和電圧−ターンオフ損失トレードオフ特性および飽和電圧−スイッチング損失トレードオフ特性を示す。比較のため、図１５および図１６には、従来の部分トレンチ構造を有する６００Ｖ級のＦＳ−ＩＧＢＴの同様のトレードオフ特性も示す。なお、スイッチング損失は、ターンオフ損失とターンオン損失を合わせた損失である。
図１５および図１６のそれぞれにおいて、○で囲み、両矢印で関連付けをした２個のプロットは、第１の実施例のサイリスタ部を構成するバッファ層１９およびアノード層２０の不純物プロファイル等の形成条件と、従来の部分トレンチ構造を有するＦＳ−ＩＧＢＴのバッファ層およびコレクタ層の不純物プロファイル等の形成条件とが等しい場合のものである。図１３と図１８のターンオフ波形、および図１４と図１９のターンオン波形は、いずれも図１５および図１６のそれぞれにおいて○で囲んだプロットと同じ形成条件でもって作製されたデバイスのものである。第１の実施例のデバイスは、ターンオンおよびターンオフが可能であり、また、トランジスタ動作のＩＧＢＴと比較して、定格電流が例えば２００Ａ／ｃｍ2程度の実用部分でサイリスタ動作をする。また、第１の実施例のデバイスは、飽和電圧が低く、優れたトレードオフ特性を示す。
図１７に、６００Ｖ級の第１の実施例のデバイスの負荷短絡波形を示す。図８および図９に示したように、第１の実施例のデバイスは高電圧まで電流飽和特性を有するので、電源電圧３００Ｖの短絡状態においても非破壊で電流を遮断することが可能であることが、図１７よりわかる。
（実施の形態２）
図２０は、本発明の実施の形態２にかかる半導体装置の断面構成を示す縦断面図である。図２０に示すように、ｎ型の半導体基板１１の表面層には、ｐ型のウェル領域１１３が選択的に設けられている。ウェル領域１１３内の表面層には、ｎ型のカソード領域（エミッタ領域）１１４が選択的に設けられている。ウェル領域１１３の、カソード領域１１４と半導体基板１１との間のチャネルが形成される領域上には、例えば酸化膜からなるゲート絶縁膜１１５が設けられている。このゲート絶縁膜１１５の上には、制御電極であるゲート電極１１６が設けられている。
ゲート電極１１６の上には、ゲート絶縁膜１５４が設けられている。このゲート絶縁膜１５４の上には、ｐ型の半導体領域１５１を挟んでｎ型のソース領域１５２とｎ型のドレイン領域１５３が、それぞれ半導体領域１５１に接して設けられている。これら半導体領域１５１、ソース領域１５２およびドレイン領域１５３は、例えばゲート絶縁膜１５４上に形成したポリシリコンに対して、ｎ型不純物として例えば砒素（Ａｓ）イオンと、ｐ型不純物として例えばボロン（Ｂ）イオンを打ち分けることによって形成される。ドレイン領域１５３は、カソード電極１１８（エミッタ電極）を介してカソード領域１１４に電気的に接続されている。半導体領域１５１およびソース領域１５２は、カソード端子３１に接続されるカソード側の主電極（以下、主カソード電極とする）１３１に電気的に接続している。
また、ウェル領域１１３の、カソード領域１１４から離れた領域上には、酸化膜等の絶縁膜１６１が設けられている。この絶縁膜１６１の上には、ｐ型のアノード領域１６２ａ，１６２ｃおよびｎ型のカソード領域１６２ｂ，１６２ｄが交互に設けられている。これらアノード領域１６２ａ，１６２ｃおよびｎ型のカソード領域１６２ｂ，１６２ｄは、絶縁膜１６１上に形成したポリシリコンに対して、ｎ型不純物として例えば砒素（Ａｓ）イオンと、ｐ型不純物として例えばボロン（Ｂ）イオンを打ち分けることによって形成される。アノード領域１６２ａは、ウェル電極（第１のウェル電極）１１７を介してウェル領域１１３に電気的に接続されている。カソード領域１６２ｂは、アノード領域１６２ａに接触している。カソード領域１６２ｂとアノード領域１６２ｃとは、浮遊電極１６５に接触している。カソード領域１６２ｄは、アノード領域１６２ｃに接触しているとともに、主カソード電極１３１に電気的に接続している。
ドレイン領域１５３、カソード電極１１８、ウェル電極１１７、浮遊電極１６５、アノード領域１６２ａ，１６２ｃおよびカソード領域１６２ｂは、これらの領域および電極を覆う絶縁膜１６６により、主カソード電極１３１から絶縁されている。また、カソード電極１１８、ウェル電極１１７および浮遊電極１６５も互いに絶縁されている。半導体基板１１の裏面側には、実施の形態１のサイリスタの構成と同様に、ｎ型のバッファ層１９、ｐ型のアノード層（ウェル層）２０およびアノード電極（第２のウェル電極）２１が設けられている。アノード電極２１は、アノード端子３２に接続されている。
図２０に示す構成の半導体装置の等価回路は、図７に示す回路と同じである。図７に示す等価回路と図２０に示すデバイス構造との対応関係は次のとおりである。ｐｎｐトランジスタ４４は、アノード層２０のｐ層、バッファ層１９および半導体基板１１よりなるｎ層、並びにウェル領域１１３のｐ層により構成されている。ｎｐｎトランジスタ４５は、半導体基板１１のｎ層、ウェル領域１１３のｐ層およびカソード領域１１４のｎ層により構成されている。第２のＭＯＳＦＥＴ４６は、カソード領域１１４、ウェル領域１１３、半導体基板１１、ゲート絶縁膜１１５およびゲート電極１１６により構成されている。
ソース領域１５２、半導体領域１５１、ドレイン領域１５３、ゲート絶縁膜１５４およびゲート電極１１６は、第１のＭＯＳＦＥＴ４１に相当する。このように、実施の形態２では、第１のＭＯＳＦＥＴ４１と第２のＭＯＳＦＥＴ４６がゲート電極１１６を共有する構成となっている。このような構成にすることによって、製造時の工程数の削減を図ることができる。アノード領域１６２ａ，１６２ｃ、カソード領域１６２ｂ，１６２ｄおよび浮遊電極１６５は、ダイオード４２ａに相当する。なお、ダイオードの直列接続数は２に限らない。実施の形態２の半導体装置の動作は、実施の形態１と同様であるので、説明を省略する。
（実施の形態３）
図２１は、本発明の実施の形態３にかかる半導体装置の断面構成を示す縦断面図である。図２２は、本発明の実施の形態３にかかる半導体装置のダイオードの要部構成を示す部分平面図である。図２１に示すように、ｎ型の半導体基板１１の内部には、埋め込み酸化膜２６１が選択的に設けられている。また、半導体基板１１の表面層には、ｐ型のウェル領域２１３ａ，２１３ｂ，２１３ｃが選択的に設けられている。これらのうち、ウェル領域２１３ｂ，２１３ｃは、埋め込み酸化膜２６１上に設けられている。
ウェル領域２１３ｂとウェル領域２１３ｃ、およびウェル領域２１３ｃとウェル領域２１３ａは、それぞれ埋め込み酸化膜２６１上に設けられたトレンチ素子分離部２２２により互いに絶縁されている。ウェル領域２１３ａとウェル領域２１３ｂは、半導体基板１１の表面層に選択的に形成された、ウェル領域２１３ａよりも深いトレンチ溝２１２により互いに絶縁されている。そして、半導体基板１１に接するウェル領域２１３ａ内の表面層には、ｎ型のカソード領域（エミッタ領域）２１４がトレンチ溝２１２の側壁に接して選択的に設けられている。トレンチ溝２１２内には、例えば酸化膜からなるゲート絶縁膜２１５を介してゲート電極（制御電極）２１６が埋め込まれている。
埋め込み酸化膜２６１上の一方のウェル領域２１３ｂの表面層には、ｎ型のドレイン領域２５３がトレンチ溝２１２の側壁に接して選択的に設けられているとともに、ｎ型のソース領域２５２がトレンチ溝２１２から離れて選択的に設けられている。ドレイン領域２５３は、カソード電極２１８（エミッタ電極）を介してカソード領域２１４に電気的に接続されている。ソース領域２５２は、カソード端子３１に接続される主カソード電極２３１に電気的に接続している。ウェル領域２１３ｂの、ソース領域２５２とドレイン領域２５３との間のチャネルが形成される領域上には、酸化膜等からなるゲート絶縁膜２５４を介してゲート電極２５５が設けられている。
埋め込み酸化膜２６１上のもう一方のウェル領域２１３ｃは、アノード領域２６２ａ，２６２ｃまたはカソード領域２６２ｂ，２６２ｄとなっている。アノード領域２６２ａ，２６２ｃは、ウェル領域２１３ｃに例えばｐ型不純物としてボロン（Ｂ）イオンが注入されることにより形成される。カソード領域２６２ｂ，２６２ｄは、ウェル領域２１３ｃに例えばｎ型不純物として砒素（Ａｓ）イオンが注入されることにより形成される。
アノード領域２６２ａ，２６２ｃおよびカソード領域２６２ｂ，２６２ｄは、図２１に対する奥行き方向に、アノード領域２６２ａ、カソード領域２６２ｂ、アノード領域２６２ｃ、カソード領域２６２ｄというように交互に配置されている（図２２参照）。図２１では、アノード領域２６２ａとカソード領域２６２ｄが表されている。アノード領域２６２ａは、ウェル電極（第１のウェル電極）２１７を介してウェル領域２１３ａに電気的に接続されている。カソード領域２６２ｄは、主カソード電極２３１に電気的に接続している。
カソード電極２１８、ウェル電極２１７、ウェル領域２１３ａ、アノード領域２６２ａ，２６２ｃおよびカソード領域２６２ｂは、これらの領域および電極を覆う絶縁膜２６６により、主カソード電極２３１から絶縁されている。また、カソード電極２１８とウェル電極２１７も絶縁膜２６６により互いに絶縁されている。半導体基板１１の裏面側には、実施の形態１のサイリスタの構成と同様に、ｎ型のバッファ層１９、ｐ型のアノード層（ウェル層）２０およびアノード電極（第２のウェル電極）２１が設けられている。アノード電極２１は、アノード端子３２に接続されている。
アノード領域２６２ａ，２６２ｃおよびカソード領域２６２ｂ，２６２ｄの平面構成は、次のようになっている。図２２に示すように、カソード領域２６２ｂは、アノード領域２６２ａに接触している。カソード領域２６２ｂとアノード領域２６２ｃとは、浮遊電極２６５に接触している。カソード領域２６２ｄは、アノード領域２６２ｃに接触している。そして、この一続きを単位ブロックとし、この単位ブロックが絶縁領域２６７を挟んで複数配置されている。図２２では省略されているが、浮遊電極２６５、カソード電極２１８およびウェル電極２１７は、互いに絶縁されている。また、浮遊電極２６５は、絶縁膜２６６により主カソード電極２３１から絶縁されている。
図２１および図２２に示す構成の半導体装置の等価回路は、図７に示す回路と同じである。図７に示す等価回路と図２１および図２２に示すデバイス構造との対応関係は次のとおりである。ｐｎｐトランジスタ４４は、アノード層２０のｐ層、バッファ層１９および半導体基板１１よりなるｎ層、並びにウェル領域２１３ａのｐ層により構成されている。ｎｐｎトランジスタ４５は、半導体基板１１のｎ層、ウェル領域２１３ａのｐ層およびカソード領域２１４のｎ層により構成されている。第２のＭＯＳＦＥＴ４６は、カソード領域２１４、ウェル領域２１３ａ、半導体基板１１、ゲート絶縁膜２１５およびゲート電極２１６により構成されている。
ソース領域２５２、ウェル領域２１３ｂ、ドレイン領域２５３、ゲート絶縁膜２５４およびゲート電極２５５は、第１のＭＯＳＦＥＴ４１に相当する。アノード領域２６２ａ，２６２ｃ、カソード領域２６２ｂ，２６２ｄおよび浮遊電極２６５は、ダイオード４２ａに相当する。なお、ダイオードの直列接続数は２に限らない。実施の形態３の半導体装置の動作は、実施の形態１と同様であるので、説明を省略する。
（実施の形態４）
図２３は、本発明の実施の形態４にかかる半導体装置の断面構成を示す縦断面図である。図２３に示すように、ｎ型の半導体基板１１の表面層には、トレンチ溝１２が選択的に形成されている。このトレンチ溝１２の側壁に接して半導体基板１１の表面層には、トレンチ溝１２よりも浅いｐ型のウェル領域１３が選択的に設けられている。また、トレンチ溝１２の側壁に接してウェル領域１３内の表面層には、ｎ型のソース領域３５２が選択的に設けられている。
さらに、ウェル領域１３内には、トレンチ溝１２の側壁に接するｎ型のカソード領域３１４が設けられている。このカソード領域３１４は、ウェル領域１３を、半導体基板１１に接する第１のウェル部３１３ａと、半導体基板１１に接しない第２のウェル部３１３ｂに分割している。また、カソード領域３１４とソース領域３５２は、離れている。
制御電極であるゲート電極１６は、トレンチ溝１２の側壁に沿ってソース領域３５２、第２のウェル部３１３ｂ、カソード領域３１４および第１のウェル部３１３ａの一部を覆う酸化膜等からなるゲート絶縁膜１５を介して設けられている。ソース領域３５２および第２のウェル部３１３ｂには、カソード電極（エミッタ電極）３３１が電気的に接続されている。カソード電極３３１は、カソード端子３１に接続される。
第１のウェル部３１３ａには、ソース領域３５２から離れた箇所に設けられたトレンチプラグ３１７ｂを介して、ウェル電極３１７ａが電気的に接続されている。ウェル電極３１７ａおよびトレンチプラグ３１７ｂは、酸化膜等の絶縁膜３２２ａ，３２２ｂにより第２のウェル部３１３ｂおよびカソード領域３１４から絶縁されている。ウェル電極３１７ａは、例えば図４に示す構成のダイオード４２ａのアノード電極６３に接続されている。
ダイオード４２ａのカソード電極６４は、カソード端子３１に接続されている。つまり、カソード電極３３１とウェル電極３１７ａとの間に、カソード電極３３１側をアノードとするダイオード４２ａが接続されている。半導体基板１１の裏面側には、実施の形態１のサイリスタの構成と同様に、ｎ型のバッファ層１９、ｐ型のアノード層２０およびアノード電極２１が設けられている。アノード電極２１は、アノード端子３２に接続される。
ここで、ウェル領域１３の、トレンチ溝１２の側壁に接し、かつソース領域３５２とカソード領域３１４とに挟まれている部分で最も高い不純物濃度を、Ｃs-kと表す。また、ウェル領域１３の、トレンチ溝１２の側壁に接し、かつカソード電極３３１と半導体基板１１とに挟まれている部分で最も高い不純物濃度を、Ｃk-bとする。本実施の形態４では、［Ｃs-k≦Ｃk-b］を満たす。
図２３および図２２に示す構成の半導体装置の等価回路は、図７に示す回路と同じである。図７に示す等価回路と図２３および図２２に示すデバイス構造との対応関係は次のとおりである。ｐｎｐトランジスタ４４は、アノード層２０のｐ層、バッファ層１９および半導体基板１１よりなるｎ層、並びに第１のウェル部３１３ａのｐ層により構成されている。ｎｐｎトランジスタ４５は、半導体基板１１のｎ層、第１のウェル部３１３ａのｐ層およびカソード領域３１４のｎ層により構成されている。第２のＭＯＳＦＥＴ４６は、カソード領域３１４、第１のウェル部３１３ａ、半導体基板１１、ゲート絶縁膜１５およびゲート電極１６により構成されている。
ソース領域３５２、第２のウェル部３１３ｂ、カソード領域３１４、ゲート絶縁膜１５およびゲート電極１６は、第１のＭＯＳＦＥＴ４１に相当する。なお、ダイオードは、２直列構成のものに限らず、図５または図６に示す構成のものでもよい。実施の形態４の半導体装置の動作は、実施の形態１と同様であるので、説明を省略する。
（実施の形態５）
図２４は、本発明の実施の形態５にかかる半導体装置の断面構成を示す縦断面図である。図２４に示すように、ｎ型の半導体基板１１の表面層に、実施の形態４と同様に、トレンチ溝１２内にゲート絶縁膜１５を介してゲート電極１６が埋められてなるトレンチゲート構造が設けられている。また、トレンチ溝１２の側壁に接してｎ型の半導体基板１１の表面層に、トレンチ溝１２よりも浅いｐ型のウェル領域１３が設けられている。
ウェル領域１３は、トレンチ溝１２の側壁に接するｎ型のカソード領域４１４により、第１のウェル部４１３ａと第２のウェル部４１３ｂに分割されている。第１のウェル部４１３ａは、半導体基板１１に接するとともに、その一部が基板表面に露出している。第２のウェル部４１３ｂは、半導体基板１１には接していない。トレンチ溝１２の側壁に接して第２のウェル部４１３ｂ内の表面層には、ｎ型のソース領域４５２が選択的に設けられている。ソース領域４５２および第２のウェル部４１３ｂは、カソード端子３１に接続される主カソード電極（エミッタ電極）４３１に電気的に接続している。
第１のウェル部４１３ａの、基板表面に露出する部分の上には、酸化膜等の絶縁膜４６１を介して、ｐ型のアノード領域４６２ａ，４６２ｃおよびｎ型のカソード領域４６２ｂ，４６２ｄが交互に設けられている。これらアノード領域４６２ａ，４６２ｃおよびｎ型のカソード領域４６２ｂ，４６２ｄは、絶縁膜４６１上に形成したポリシリコンに対して、ｎ型不純物として例えば砒素（Ａｓ）イオンと、ｐ型不純物として例えばボロン（Ｂ）イオンを打ち分けることによって形成される。アノード領域４６２ａは、ウェル電極４１７を介して第１のウェル部４１３ａに電気的に接続されている。カソード領域４６２ｂは、アノード領域４６２ａに接触している。カソード領域４６２ｂとアノード領域４６２ｃとは、浮遊電極４６５に接触している。カソード領域４６２ｄは、アノード領域４６２ｃに接触しているとともに、主カソード電極４３１に電気的に接続している。
ウェル電極４１７、浮遊電極４６５、アノード領域４６２ａ，４６２ｃおよびカソード領域４６２ｂは、これらの領域および電極を覆う絶縁膜４６６により、主カソード電極４３１から絶縁されている。また、ウェル電極４１７および浮遊電極４６５も互いに絶縁されている。半導体基板１１の裏面側には、実施の形態１のサイリスタの構成と同様に、ｎ型のバッファ層１９、ｐ型のアノード層２０およびアノード電極２１が設けられている。アノード電極２１は、アノード端子３２に接続されている。
ここで、ウェル領域１３の、トレンチ溝１２の側壁に接し、かつソース領域４５２とカソード領域４１４とに挟まれている部分で最も高い不純物濃度を、Ｃs-kとし、ウェル領域１３の、トレンチ溝１２の側壁に接し、かつ主カソード電極４３１と半導体基板１１とに挟まれている部分で最も高い不純物濃度を、Ｃk-bとする。本実施の形態５では、［Ｃs-k≦Ｃk-b］を満たす。
図２４に示す構成の半導体装置の等価回路は、図７に示す回路と同じである。図７に示す等価回路と図２４に示すデバイス構造との対応関係は次のとおりである。ｐｎｐトランジスタ４４は、アノード層２０のｐ層、バッファ層１９および半導体基板１１よりなるｎ層、並びに第１のウェル部４１３ａのｐ層により構成されている。ｎｐｎトランジスタ４５は、半導体基板１１のｎ層、第１のウェル部４１３ａのｐ層およびカソード領域４１４のｎ層により構成されている。第２のＭＯＳＦＥＴ４６は、カソード領域４１４、第１のウェル部４１３ａ、半導体基板１１、ゲート絶縁膜１５およびゲート電極１６により構成されている。
ソース領域４５２、第２のウェル部４１３ｂ、カソード領域４１４、ゲート絶縁膜１５およびゲート電極１６は、第１のＭＯＳＦＥＴ４１に相当する。アノード領域４６２ａ，４６２ｃ、カソード領域４６２ｂ，４６２ｄおよび浮遊電極４６５は、ダイオード４２ａに相当する。なお、ダイオードの直列接続数は２に限らない。実施の形態５の半導体装置の動作は、実施の形態１と同様であるので、説明を省略する。
（実施の形態６）
図２５は、本発明の実施の形態６にかかる半導体装置の断面構成を示す縦断面図である。図２５に示すように、ｎ型の半導体基板１１の表面層に、トレンチ溝１２、ゲート絶縁膜１５およびゲート電極１６よりなるトレンチゲート構造と、トレンチ溝１２よりも浅いｐ型のウェル領域１３が形成されており、そのウェル領域１３がｎ型のカソード領域５１４により、半導体基板１１に接する第１のウェル部５１３ａと、半導体基板１１に接しない第２のウェル部５１３ｂに分割されていることは、実施の形態４と同様である。
トレンチ溝１２の側壁に接して第２のウェル部５１３ｂ内の表面層には、ｎ型のソース領域５５２が選択的に設けられている。ソース領域５５２および第２のウェル部５１３ｂは、カソード端子３１に接続される主カソード電極（エミッタ電極）５３１に電気的に接続している。ソース領域５５２から離れた位置において、第１のウェル部５１３ａの上には、下から順にウェル電極５１７、ｐ型のアノード領域５６２ａ、ｎ型のカソード領域５６２ｂ、浮遊電極５６５、ｐ型のアノード領域５６２ｃおよびｎ型のカソード領域５６２ｄが設けられている。
アノード領域５６２ａは、ウェル電極５１７を介して第１のウェル部５１３ａに電気的に接続している。カソード領域５６２ｂは、アノード領域５６２ａおよび浮遊電極５６５に接触している。アノード領域５６２ｃは、浮遊電極５６５に接触している。カソード領域５６２ｄは、アノード領域５６２ｃに接触しているとともに、主カソード電極５３１に電気的に接続している。
これらアノード領域５６２ａ，５６２ｃ、カソード領域５６２ｂ、浮遊電極５６５およびウェル電極５１７は、その周囲を囲む絶縁膜５６６ａ，５６６ｂにより、カソード領域５１４、第２のウェル部５１３ｂおよび主カソード電極５３１から絶縁されている。半導体基板１１の裏面側には、実施の形態１のサイリスタの構成と同様に、ｎ型のバッファ層１９、ｐ型のアノード層２０およびアノード電極２１が設けられている。アノード電極２１は、アノード端子３２に接続されている。
ここで、ウェル領域１３の、トレンチ溝１２の側壁に接し、かつソース領域５５２とカソード領域５１４とに挟まれている部分で最も高い不純物濃度を、Ｃs-kとし、ウェル領域１３の、トレンチ溝１２の側壁に接し、かつ主カソード電極５３１と半導体基板１１とに挟まれている部分で最も高い不純物濃度を、Ｃk-bとする。本実施の形態６では、［Ｃs-k≦Ｃk-b］を満たす。
図２５に示す構成の半導体装置の等価回路は、図７に示す回路と同じである。図７に示す等価回路と図２５に示すデバイス構造との対応関係は次のとおりである。ｐｎｐトランジスタ４４は、アノード層２０のｐ層、バッファ層１９および半導体基板１１よりなるｎ層、並びに第１のウェル部５１３ａのｐ層により構成されている。ｎｐｎトランジスタ４５は、半導体基板１１のｎ層、第１のウェル部５１３ａのｐ層およびカソード領域５１４のｎ層により構成されている。第２のＭＯＳＦＥＴ４６は、カソード領域５１４、第１のウェル部５１３ａ、半導体基板１１、ゲート絶縁膜１５およびゲート電極１６により構成されている。
ソース領域５５２、第２のウェル部５１３ｂ、カソード領域５１４、ゲート絶縁膜１５およびゲート電極１６は、第１のＭＯＳＦＥＴ４１に相当する。アノード領域５６２ａ，５６２ｃ、カソード領域５６２ｂ，５６２ｄおよび浮遊電極５６５は、ダイオード４２ａに相当する。なお、ダイオードの直列接続数は２に限らない。実施の形態６の半導体装置の動作は、実施の形態１と同様であるので、説明を省略する。
（実施の形態７）
図２６は、本発明の実施の形態７にかかる半導体装置の断面構成を示す縦断面図である。図２６に示すように、ｎ型の半導体基板１１の表面層に、トレンチ溝１２、ゲート絶縁膜１５およびゲート電極１６よりなるトレンチゲート構造と、トレンチ溝１２よりも浅いｐ型のウェル領域１３が設けられている。ウェル領域１３の内部には、埋め込み酸化膜６６１が選択的に設けられている。埋め込み酸化膜６６１上には、ゲート電極６５５が設けられており、さらにその上にはゲート絶縁膜６５４が設けられている。
ウェル領域１３は、トレンチ溝１２の側壁に接してウェル領域１３の表面層に設けられたｎ型のエミッタ領域６１４と、このエミッタ領域６１４から離れてゲート絶縁膜６５４上に設けられたソース領域６５２とにより、半導体基板１１に接する第１のウェル部６１３ａと、半導体基板１１に接しない第２のウェル部６１３ｂに分割されている。ソース領域６５２および第２のウェル部６１３ｂは、カソード端子３１に接続される主カソード電極（エミッタ電極）６３１に電気的に接続している。
また、ゲート絶縁膜６５４の上には、ｐ型のアノード領域６６２ａ，６６２ｃおよびｎ型のカソード領域６６２ｂ，６６２ｄが交互に設けられている。これらアノード領域６６２ａ，６６２ｃおよびｎ型のカソード領域６６２ｂ，６６２ｄは、ゲート絶縁膜６５４上に形成したポリシリコンに対して、ｎ型不純物として例えば砒素（Ａｓ）イオンと、ｐ型不純物として例えばボロン（Ｂ）イオンを打ち分けることによって形成される。アノード領域６６２ａは、ウェル電極６１７を介して第１のウェル部６１３ａに電気的に接続されている。カソード領域６６２ｂは、アノード領域６６２ａに接触している。カソード領域６６２ｂとアノード領域６６２ｃとは、浮遊電極６６５に接触している。カソード領域６６２ｄは、アノード領域６６２ｃに接触しているとともに、主カソード電極６３１に電気的に接続している。
ウェル電極６１７、浮遊電極６６５、アノード領域６６２ａ，６６２ｃおよびカソード領域６６２ｂは、これらの領域および電極を覆う絶縁膜６６６により、主カソード電極６３１から絶縁されている。また、ウェル電極６１７および浮遊電極６６５も互いに絶縁されている。半導体基板１１の裏面側には、実施の形態１のサイリスタの構成と同様に、ｎ型のバッファ層１９、ｐ型のアノード層２０およびアノード電極２１が設けられている。アノード電極２１は、アノード端子３２に接続されている。
図２６に示す構成の半導体装置の等価回路は、図７に示す回路と同じである。図７に示す等価回路と図２６に示すデバイス構造との対応関係は次のとおりである。ｐｎｐトランジスタ４４は、アノード層２０のｐ層、バッファ層１９および半導体基板１１よりなるｎ層、並びに第１のウェル部６１３ａのｐ層により構成されている。ｎｐｎトランジスタ４５は、半導体基板１１のｎ層、第１のウェル部６１３ａのｐ層およびエミッタ領域６１４のｎ層により構成されている。第２のＭＯＳＦＥＴ４６は、エミッタ領域６１４、第１のウェル部６１３ａ、半導体基板１１、ゲート絶縁膜１５およびゲート電極１６により構成されている。
ソース領域６５２、第２のウェル部６１３ｂ、エミッタ領域６１４、ゲート絶縁膜６５４およびゲート電極６５５は、第１のＭＯＳＦＥＴ４１に相当する。アノード領域６６２ａ，６６２ｃ、カソード領域６６２ｂ，６６２ｄおよび浮遊電極６６５は、ダイオード４２ａに相当する。なお、ダイオードの直列接続数は２に限らない。実施の形態７の半導体装置の動作は、実施の形態１と同様であるので、説明を省略する。
以上説明したように、各実施の形態によれば、デバイスがオン状態のときにはサイリスタとして動作し、デバイス表面近傍のキャリア濃度が上がる。一方、デバイスがオフ状態からオン状態へ遷移する過渡状態やオン状態からオフ状態へ遷移する過渡状態のときには、バイポーラトランジスタとして動作する。また、過電流が流れた状態のときにもバイポーラトランジスタとして動作することによって、電流制限機能を有する。従って、高い電圧まで電流飽和特性および短絡耐量を有しつつ、サイリスタ動作デバイスが有する優れたトレードオフ特性が得られるので、ＩＧＢＴよりも優れたトレードオフ特性と、ＩＧＢＴと同等の安全動作領域の双方を同時に実現することができるという効果を奏する。
また、実施の形態２、３のように、ＩＧＢＴ部とダイオード、ＩＧＢＴ部と第１のＭＯＳＦＥＴ４１、またはＩＧＢＴ部とダイオードと第１のＭＯＳＦＥＴ４１を近接させて形成することによって、配線抵抗や配線インダクタンスが極めて小さくなるので、動的動作時のデバイスの挙動が安定化するという効果が得られる。また、実施の形態３のように、第１のＭＯＳＦＥＴ４１をシリコン半導体で形成すると、移動度がポリシリコンよりも大きいので、第１のＭＯＳＦＥＴ４１をポリシリコンで形成する場合よりも第１のＭＯＳＦＥＴ４１のオン抵抗が小さくなる。従って、デバイスの飽和電圧を低くすることができる。
また、実施の形態４〜６によれば埋め込み酸化膜のない半導体基板を用いて、該半導体基板に第１のＭＯＳＦＥＴ４１を形成することができるので、飽和電圧の特性を改善することができるとともに、基板コストを削減することができる。ただし、第１のウェル部３１３ａ，４１３ａ，５１３ａの、カソード領域３１４，４１４，５１４の下の領域を流れる電流によって、ｎｐｎトランジスタ４５が動作しないようにする必要がある。
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、自己消弧型デバイスはＭＯＳＦＥＴに限らず、自己消弧型デバイスであれば、いかなる種類のデバイスでもかまわない。また、整流素子も、整流性を有していれば、いかなる種類のデバイスでもかまわない。また、整流素子として、ダイオードを、上述した各実施の形態における極性と逆の極性にして接続し、ダイオードの耐圧でアノードからカソードへ流れる電流を整流する構成としてもよい。
以上のように、本発明にかかる半導体装置は、パワー半導体デバイスあるいはパワー半導体デバイスの回路構成に有用であり、特に、電圧駆動型サイリスタに適している。
本発明の実施の形態１にかかる半導体装置の平面構成の要部を示す平面図である。 図１の切断線Ａ−Ａ’におけるサイリスタの断面構成を示す縦断面図である。 図１の切断線Ｂ−Ｂ’におけるＭＯＳＦＥＴの断面構成を示す縦断面図である。 図１の切断線Ｃ−Ｃ’における２直列構成のダイオードの断面構成を示す縦断面図である。 図１の切断線Ｃ−Ｃ’における１直列構成のダイオードの断面構成を示す縦断面図である。 図１の切断線Ｃ−Ｃ’における３直列構成のダイオードの断面構成を示す縦断面図である。 本発明の実施の形態１にかかる半導体装置の等価回路を示す回路図である。 本発明の実施の形態１にかかる半導体装置の電流−電圧特性を示す特性図である。 本発明の実施の形態１にかかる半導体装置の電流−電圧特性を示す特性図である。 本発明の実施の形態１にかかる半導体装置の電流−電圧特性を示す特性図である。 本発明の実施の形態１にかかる半導体装置の電流−電圧特性を示す特性図である。 本発明の実施の形態１にかかる半導体装置を構成するＭＯＳＦＥＴおよびダイオードの出力特性を示す特性図である。 本発明の実施の形態１にかかる半導体装置のターンオフ波形を示す波形図である。 本発明の実施の形態１にかかる半導体装置のターンオン波形を示す波形図である。 本発明の実施の形態１にかかる半導体装置の飽和電圧−ターンオフ損失トレードオフ特性を示す特性図である。 本発明の実施の形態１にかかる半導体装置の飽和電圧−スイッチング損失トレードオフ特性を示す特性図である。 本発明の実施の形態１にかかる半導体装置の負荷短絡波形を示す波形図である。 従来のＦＳ−ＩＧＢＴのターンオフ波形を示す波形図である。 従来のＦＳ−ＩＧＢＴのターンオン波形を示す波形図である。 本発明の実施の形態２にかかる半導体装置の断面構成を示す縦断面図である。 本発明の実施の形態３にかかる半導体装置の断面構成を示す縦断面図である。 本発明の実施の形態３にかかる半導体装置のダイオードの構成を示す部分平面図である。 本発明の実施の形態４にかかる半導体装置の断面構成を示す縦断面図である。 本発明の実施の形態５にかかる半導体装置の断面構成を示す縦断面図である。 本発明の実施の形態６にかかる半導体装置の断面構成を示す縦断面図である。 本発明の実施の形態７にかかる半導体装置の断面構成を示す縦断面図である。
符号の説明
１１ ｎ半導体基板
１２，２１２ トレンチ溝
１３，１１３，２１３ａ，２１３ｂ，２１３ｃ ｐウェル領域
１４，１１４，２１４ ｎエミッタ領域（ｎカソード領域）
１５，１１５，２１５ ゲート絶縁膜（絶縁膜）
１６，１１６，２１６ 制御電極（ゲート電極）
１７，１１７，２１７ 第１のウェル電極（ウェル電極）
１８，１１８，２１８，３３１，４３１，５３１，６３１ エミッタ電極（カソード電極）
２０ ｐウェル層（ｐアノード層）
２１ 第２のウェル電極（アノード電極）
３１ 第１の端子（カソード端子）
３２ 第２の端子（アノード端子）
４１ 自己消弧型デバイス（ＭＯＳＦＥＴ）
４２ａ，４２ｂ，４２ｃ 整流素子（ダイオード）
３１３ａ，４１３ａ，５１３ａ，６１３ａ 第１のウェル部
３１３ｂ，４１３ｂ，５１３ｂ，６１３ｂ 第２のウェル部
３１４，４１４，５１４ ｎカソード領域
３１７ａ，４１７，５１７，６１７ ウェル電極
３５２，４５２，５５２，６５２ ｎソース領域


Claims (20)

  1. 第１導電型の半導体基板の表面層に選択的に設けられた第２導電型のウェル領域、前記ウェル領域内の表面層に選択的に設けられた第１導電型のエミッタ領域、前記ウェル領域と前記エミッタ領域の一部を覆う絶縁膜を介して設けられた制御電極、前記ウェル領域に電気的に接続する第１のウェル電極、前記エミッタ領域に電気的に接続するエミッタ電極、前記半導体基板の裏面側に設けられた第２導電型のウェル層、および前記ウェル層に電気的に接続された第２のウェル電極を有する絶縁ゲート型バイポーラトランジスタと、
    第１の端子と、
    前記エミッタ電極と前記第１の端子との間に接続された自己消弧型デバイスと、
    前記第１のウェル電極と前記第１の端子との間に接続された整流素子と、
    前記第２のウェル電極に接続された第２の端子と、を具備し、
    前記整流素子のえん層電圧は、０．６Ｖ以上であり、
    前記絶縁ゲート型バイポーラトランジスタは、前記第１の端子と前記第２の端子との間を流れる電流が小さいときにサイリスタとして動作し、一方、前記電流が大きいときにバイポーラトランジスタとして動作し、それらサイリスタとして動作する状態とバイポーラトランジスタとして動作する状態とが前記電流に基づいて自動的に切り替わることを特徴とする半導体装置。
  2. 当該半導体装置を流れる電流の電流Ｉ、当該半導体装置の定格電流Ｉrate、前記自己消弧型デバイスのみに電流Ｉを流した場合の電圧降下量ＶMおよび前記整流素子のみに電流
    Ｉを流した場合の電圧降下量ＶDに対して、前記自己消弧型デバイスと前記整流素子の電
    流−電圧特性が、Ｉ＜２・ＩrateのときにはＶM＋０．６Ｖ＜ＶDを満たし、一方、Ｉ＞２・ＩrateのときにはＶM＞ＶDを満たすことを特徴とする請求項１に記載の半導体装置。
  3. 前記絶縁ゲート型バイポーラトランジスタは、当該半導体装置の制限電流値以下の電流で、前記ウェル電極と前記エミッタ電極とを短絡させた状態では、トランジスタとして動作することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記整流素子の、当該半導体装置の制限電流と同じ流量の電流が流れた場合の電圧降下量は、前記自己消弧型デバイスの耐圧以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記自己消弧型デバイスは、絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記絶縁ゲート型電界効果トランジスタのしきい値は、前記絶縁ゲート型バイポーラトランジスタのしきい値よりも高いことを特徴とする請求項５に記載の半導体装置。
  7. 前記絶縁ゲート型電界効果トランジスタの制限電流値は、前記絶縁ゲート型バイポーラトランジスタの制限電流値よりも大きいことを特徴とする請求項５に記載の半導体装置。
  8. 前記制御電極は、前記絶縁ゲート型電界効果トランジスタに設けられた制御電極に電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
  9. 当該半導体装置がオン状態のときに、前記絶縁ゲート型電界効果トランジスタは、飽和領域で動作しないことを特徴とする請求項５〜８のいずれか一つに記載の半導体装置。
  10. 前記整流素子はダイオードであり、当該半導体装置の前記第２の端子と前記第１の端子との間に定格電流の順方向電流が流れるときに、該ダイオードの順方向または逆方向に有意な電流が流れないことを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記整流素子はダイオードであり、該ダイオードの正極が前記第１のウェル電極に接続され、かつ負極は前記第１の端子に接続されていることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
  12. 前記整流素子はダイオードであり、該ダイオードの負極が前記第１のウェル電極に接続され、かつ正極は前記第１の端子に接続されていることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
  13. 第１導電型の半導体基板の表面層に選択的に形成されたトレンチ溝の側壁に接して該表面層に選択的に設けられた、前記トレンチ溝よりも浅い第２導電型のウェル領域と、
    前記トレンチ溝の側壁に接して前記ウェル領域内の表面層に選択的に設けられた第１導電型のソース領域と、
    前記ウェル領域内で前記トレンチ溝の側壁に接するとともに前記ソース領域から分離されて設けられ、かつ同ウェル領域を前記半導体基板と接する第１のウェル部と前記半導体基板に接しない第２のウェル部に分割する第１導電型のカソード領域と、
    前記トレンチ側壁に沿って前記ソース領域、前記第２のウェル部、前記カソード領域および前記第１のウェル部の一部を覆う絶縁膜を介して設けられた制御電極と、
    前記第１のウェル部に電気的に接続するウェル電極と、
    前記ソース領域と前記第２のウェル部に電気的に接続するエミッタ電極と、
    前記半導体基板の裏面側に形成された第２導電型のアノード層と、
    前記アノード層に電気的に接続されたアノード電極と、
    前記エミッタ電極と前記ウェル電極との間に接続されたダイオードと、
    を具備し、
    前記ダイオードのえん層電圧は、０．６Ｖ以上であり、
    前記エミッタ電極は、第１の端子に接続され、
    前記アノード電極は、第２の端子に接続され、
    前記第１の端子と前記第２の端子との間を流れる電流が小さいときにサイリスタとして動作し、一方、前記電流が大きいときにバイポーラトランジスタとして動作し、それらサイリスタとして動作する状態とバイポーラトランジスタとして動作する状態とが前記電流に基づいて自動的に切り替わることを特徴とする半導体装置。
  14. 前記ダイオードは、前記半導体基板の表面上に酸化膜を介して設けられた第１導電型のポリシリコンと第２導電型のポリシリコンでできていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記ダイオードは、前記半導体基板内に埋め込まれた酸化膜上に設けられた第１導電型のポリシリコンと第２導電型のポリシリコンでできていることを特徴とする請求項１３に記載の半導体装置。
  16. 前記ウェル領域の前記トレンチ溝の側壁に接し、かつ前記ソース領域と前記カソード領域とに挟まれている部分で最も高い不純物濃度Ｃs-k、および前記エミッタ電極と前記半
    導体基板とに挟まれている部分で最も高い不純物濃度Ｃk-bに対して、Ｃs-k≦Ｃk-bであ
    ることを特徴とする請求項１３〜１５のいずれか一つに記載の半導体装置。
  17. 当該半導体装置がオン状態のときに、前記ソース領域、前記ウェル領域、前記カソード領域、前記絶縁膜および前記制御電極よりなる絶縁ゲート型電界効果トランジスタは、飽和領域で動作しないことを特徴とする請求項１３または１６に記載の半導体装置。
  18. 当該半導体装置の前記アノード電極と前記エミッタ電極との間に定格電流の順方向電流が流れるときに、前記ダイオードの順方向または逆方向に有意な電流が流れないことを特徴とする請求項１３〜１７のいずれか一つに記載の半導体装置。
  19. 前記ダイオードの正極が前記ウェル電極に接続され、かつ負極は前記エミッタ電極に接続されていることを特徴とする請求項１３〜１８のいずれか一つに記載の半導体装置。
  20. 前記ダイオードの負極が前記ウェル電極に接続され、かつ正極は前記エミッタ電極に接続されていることを特徴とする請求項１３〜１８のいずれか一つに記載の半導体装置。
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