JP3612660B2 - 擬似エラー付加回路 - Google Patents
擬似エラー付加回路 Download PDFInfo
- Publication number
- JP3612660B2 JP3612660B2 JP32108698A JP32108698A JP3612660B2 JP 3612660 B2 JP3612660 B2 JP 3612660B2 JP 32108698 A JP32108698 A JP 32108698A JP 32108698 A JP32108698 A JP 32108698A JP 3612660 B2 JP3612660 B2 JP 3612660B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- pseudo
- bit
- symbol data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
- H04L1/0002—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission rate
- H04L1/0003—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission rate by switching between different modulation schemes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/241—Testing correct operation using pseudo-errors
Description
【０００１】
【発明の属する技術分野】
本発明は擬似エラー付加回路に関し、さらに詳細には、伝送路途中において生ずるビットエラーを擬似的に発生させてＰＳＫ変調信号を復号する復号器の性能チェックなどの利用することができる擬似エラー付加回路に関する。
【０００２】
【従来の技術】
例えば、デジタル放送において受信Ｃ／Ｎの異なる複数の伝送方式を組み合わせて伝送する階層化伝送方式として、ｍ相位相変調の時分割多重による階層化伝送方式が知られている。しかるに放送信号は伝送路中におけるノイズの影響を受ける。
【０００３】
【発明が解決しようとする課題】
このため、デジタル放送受信機における復号器の性能を試験するために、伝送路中において生ずるエラーを擬似的に発生させ、擬似的に発生させた擬似エラーが付加されたＰＳＫ変調シンボルデータを復号器に供給して復号器の誤り訂正能力などが充分な特性を備えているか否かを試験するための擬似エラー付加回路が望まれている。しかしながら、従来このような擬似エラー付加回路はなかった。
【０００４】
本発明は、ＰＳＫ変調シンボルデータに擬似エラーを付加する擬似エラー付加回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明にかかる擬似エラー付加回路は、階層化伝送方式における直交変調シンボルデータに擬似的なエラーを付加するための擬似エラー付加回路であって、
直交変調シンボルデータにエラーを付加すべきタイミングを無作為に定めるために、指定されたエラーレートに基づく時間的割合でエラーパルスを発生するエラーパルス発生手段と、
直交変調シンボルデータ系列中の予め指定した変調方式とエラーパルスとに応答して、直交変調シンボルデータ系列中の予め指定した変調方式に基づいた伝送有効ビットのうちの特定ビットを無作為に選択するビット選択手段と、
ビット選択手段により選択された特定ビットをエラーパルス発生の時期に同期して反転させるビット反転手段と、
を含むことを特徴とする。
【０００６】
本発明にかかる擬似エラー付加回路によれば、直交変調シンボルデータにエラーを付加すべきタイミングを無作為に定めるために、指定されたエラーレートに基づく時間的割合でエラーパルスが発生させられ、直交変調シンボルデータ系列中の予め指定した変調方式とエラーパルスとに応答して、直交変調シンボルデータ系列中の予め指定した変調方式に基づいた伝送有効ビットのうちの特定ビットが無作為に選択され、選択された特定ビットがエラーパルス発生の時期に同期して反転させられるため、伝送路中におけるビットエラーを模擬することができる。この場合、反転される特定ビットは変調モード選択信号に基づいているために、変調方式に基づいた伝送有効ビット以外が指定されることはない。
【０００７】
本発明にかかる擬似エラー付加回路は、単調に増加または減少する数値系列を周期的に発生するカウンタ手段と、擬似ノイズ信号系列を発生する第１の擬似ノイズ信号発生手段と、前記カウンタ手段から出力される数値系列と前記第１の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列とを比較する比較手段とを有し、比較手段による比較の結果、一致を検出したときエラーパルスを発生するエラーパルス発生手段と、
予め選択した直交変調シンボルデータ系列およびエラーパルスに応答して、前記予め選択した直交変調シンボルデータ系列中の変調方式に基づいた伝送有効ビットのうちの特定ビットを、変調モード選択信号に基づいて無作為に選択し、前記エラーパルスの発生時点において前記選択された特定ビットの状態を反転させるためのエラー付加シンボルデータを発生させるエラー付加シンボルデータ発生手段と、
を備えたことを特徴とする。
【０００８】
本発明にかかる擬似エラー付加回路によれば、単調に増加または減少する数値系列が周期的にカウンタ手段により発生され、前記カウンタ手段から出力される数値系列と第１の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列とが比較手段において比較され、比較の結果、一致が検出されたときエラーパルスが発生され、予め選択した直交変調シンボルデータ系列およびエラーパルスに応答して、前記予め選択した直交変調シンボルデータ系列中の変調方式に基づいた伝送有効ビットのうちの特定ビットが、第２の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列と変調モード選択信号とに基づいて無作為に選択され、前記エラーパルスの発生時点において前記選択された特定ビットの状態を反転させるためのエラー付加シンボルデータが発生させられるため、伝送路中におけるビットエラーを模擬することができる。この場合、反転される特定ビットは変調モード選択信号に基づいているために、変調方式に基づいた伝送有効ビット以外が指定されることはない。
【０００９】
本発明にかかる擬似エラー付加回路において、第１の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列は、カウンタ手段から出力される数値系列の周期ごとに更新するようにしてもよい。
【００１０】
本発明にかかる擬似エラー付加回路において、エラー付加シンボルデータ発生手段は、エラーパルスを受けて擬似ノイズ信号系列を発生する第２の擬似ノイズ信号発生手段を備え、予め選択した直交変調シンボルデータ系列およびエラーパルスに応答して、前記予め選択した直交変調シンボルデータ系列中の変調方式に基づいた伝送有効ビットのうちの特定ビットを、第２の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列と変調モード選択信号に基づいて無作為に選択し、前記エラーパルスの発生時点において前記選択された特定ビットの状態を反転させるためのエラー付加シンボルデータを発生させるようにしてもよい。
【００１１】
【発明の実施の形態】
以下、本発明にかかる擬似エラー付加回路を実施の形態によって説明する。
【００１２】
図１は本発明の実施の一形態にかかる擬似エラー付加回路の構成を示すブロック図であり、本発明の実施の一形態にかかる擬似エラー付加回路は８ＰＳＫ変調、ＱＰＳＫ変調、ＢＰＳＫ変調の場合に対応するように構成した場合を例示している。
【００１３】
本発明の実施の一形態にかかる擬似エラー付加回路は、外符号化である誤り訂正符号が付加され、インターリーブされ、かつ内符号化である畳み込み符号化がされて、ＰＳＫ変調シンボルデータ（ＰＳＫ変調シンボルデータを単にシンボルデータとも記す）が入力されて、無作為に擬似エラーを付加して出力する。
【００１４】
本発明の実施の一形態にかかる擬似エラー付加回路は、クロック信号とビットエラーレート選択信号を受けてビットエラーレートに基づくカウント値およびキャリーを送出するビットエラーレート指示回路１と、ビットエラーレート指示回路１から出力されるキャリーを受けてＰＮデータを送出するＰＮデータ発生回路２と、ビットエラーレート指示回路１から出力されるカウント値とＰＮデータ発生回路２から出力されたＰＮデータとを比較してエラーパルスを出力するＰＮ比較回路３とを備えている。
【００１５】
さらに、本発明の実施の一形態にかかる擬似エラー付加回路は、エラーパルスを受けて指示された変調モードに基づく反転指示信号を送出する変調モード選択回路４と、反転指示信号とシンボルデータとを受けてシンボルデータを選択的にビット反転させて擬似エラーを加えるビット反転回路５とを備えている。
【００１６】
ビットエラーレート指示回路１は、選択されたビットエラーレートに基づく値がプリセットされて、プリセット値までクロックパルスのアップカウントを行うカウンタ１１と、カウンタ１１から出力されるキャリー出力を入力して、選択されたビットエラーレートに基づいて入力を選択するマルチプレクサ１２とを備え、マルチプレクサ１２の出力をカウンタ１１に供給して選択されたビットエラーレートに基づくプリセットデータをロードする。
【００１７】
したがって、ビットエラーレート指示回路１では、例えばビットエラーレートとして１０の−３乗のビットエラーレートが選択指示されているときは、０〜９９９までの計数を行ない、カウンタ１１の計数値がＰＮ比較回路３へ送出されると共に、計数値が９９９に達するとキャリーがマルチプレクサ１２から出力されて、プリセットデータ９９９がプリセットされて、また計数が繰り返されることになる。
【００１８】
ＰＮデータ発生回路２はＰＮデータ発生器２１と、ビットエラーレート指示回路１のカウンタ１１から出力されるキャリー出力でイネーブルされてＰＮデータ発生器２１から出力されるＰＮデータを蓄えるシフトレジスタ２２とを備え、シフトレジスタ２２に蓄えられているＰＮデータをＰＮ比較回路３へ送出する。
【００１９】
したがって、ＰＮデータ発生回路２のシフトレジスタ２２では、ビットエラーレート指示回路１から出力されるキャリー出力が入力されるまでは、そのキャリー出力が入力される前までに蓄えられているＰＮデータがＰＮ比較回路３へ送出される。そこで、上記の例ではシフトレジスタ２２はカウンタ１１が９９９を計数したときから、前に蓄えたＰＮデータに代わって新たにＰＮデータ発生器２１から出力されるＰＮデータを新たに蓄えていくことになる。
【００２０】
ＰＮ比較回路３は、ビットエラーレート指示回路１のカウンタ１１から出力される計数値とＰＮデータ発生回路２のシフトレジスタ２２から出力されるＰＮデータとを比較する比較器３１、３２、３３、…、３ｎと、比較器３１、３２、３３、…、３ｎの比較出力をビットエラーレート選択指示信号に基づいて選択するマルチプレクサ３０とを備え、選択されたビットエラーレートに基づく比較器からの一致出力をエラーパルスとしてマルチプレクサ３０から出力を送出する。
【００２１】
したがって、例えばビットエラーレートが１０の−３乗に設定されているときにおいて、シフトレジスタ２２に蓄えられているＰＮデータが７９１の場合、カウンタ１１から出力される計数値が７９１（９９９未満の値である）になったときに、ＰＮ比較回路３からエラーパルスが出力されることになる。このように０〜９９９までの間に１回エラーパルスが無作為に出力される。
【００２２】
これは設定されているビットエラーレート１０の−３乗に対して１０の３乗回に１つのエラーパルスが発生することを意味している。他のビットエラーレートが選択されている場合も同様であって、ビットエラーレートが１０の−５乗に設定されているときは、１０の５乗回（０〜９９９９９）に１回エラーパルスが無作為に出力される。
【００２３】
したがって、ビットエラーレート指示回路１、ＰＮデータ発生回路２およびＰＮ比較回路３は指定されたビットエラーレートに基づく割合でエラーパルスを無作為に発生するエラーパルス発生手段を構成していることになる。
【００２４】
変調モード選択回路４は、図２に示すように、エラーパルスを受けてＰＮデータであるエラー付加ビット選択信号（エラー付加ビット選択信号をＰＮＳＥＬ１およびＰＮＳＥＬ０とも記し、２ビットを利用する場合を例示する）を出力させるＰＮデータ発生器４１と、ＰＮデータ発生器４１からの出力ＰＮデータを受けてエラーを付加するビットを無作為にセレクトするビットセレクタ４０と、エラーパルスとビットセレクタ４０からの出力を入力とするアンドゲート４６ａ、４６ｂおよび４６ｃとから構成されている。
【００２５】
ビットセレクタ４０は、エラー付加ビット選択信号ＰＮＳＥＬ０を論理反転させるインバータ４２ａ、エラー付加ビット選択信号ＰＮＳＥＬ１を論理反転させるインバータ４２ｂ、エラー付加ビット選択信号ＰＮＳＥＥ１を論理反転させるインバータ４２ｃ、インバータ４２ａの出力とインバータ４２ｂの出力との論理積演算をするアンドゲート４３ａと、エラー付加ビット選択信号ＰＮＳＥＬ０とインバータ４２ｃの出力との論理積演算をするアンドゲート４３ｂとを備えている。
【００２６】
さらに、ビットセレクタ４０は、８ＰＳＫ選択信号（８ＰＳＫ選択信号を８ＰＳＫＳＥＬとも記す）とアンドゲート４３ａの出力とを論理積演算するアンドゲート４４ａと、エラー付加ビット選択信号ＰＮＳＥＬ０とＱＰＳＫ選択信号（ＱＰＳＫ選択信号をＱＰＳＫＳＥＬとも記す）とを論理積演算するアンドゲート４４ｂおよび４４ｄと、８ＰＳＫ選択信号とアンドゲート４３ｂの出力とを論理積演算するアンドゲート４４ｃと、エラー付加ビット選択信号ＰＮＳＥＬ１と８ＰＳＫ選択信号とを論理積演算するアンドゲート４４ｅとを備えている。
【００２７】
またさらに、ビットセレクタ４０は、アンドゲート４４ａの出力とアンドゲート４４ｂの出力とＢＰＳＫ選択信号（ＢＰＳＫ選択信号をＢＰＳＫＳＥＬとも記す）との論理和演算をするオアゲート４５ａと、アンドゲート４４ｃの出力とアンドゲート４４ｄの出力との論理和演算をするオアゲート４５ｂとを備え、オアゲート４５ａの出力はアンドゲート４６ａへ送出し、オアゲート４５ｂの出力はアンドゲート４６ｂへ送出し、アンドゲート４４ｅの出力はアンドゲート４６ｃへ送出して、ゲートが開かれたアンドゲート４６ａ、４６ｂ、４６ｃからエラーパルスを出力させる。
【００２８】
そこで、変調モード選択回路４の真理値表は図３に示すようになる。すなわち変調モード選択信号によって８ＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃００〃のときには、８ＰＳＫシンボルデータのＬＳＢにエラーが付加される場合であって、オアゲート４５ａの出力が高電位になり、オアゲート４５ｂの出力が低電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ａのみがゲートが開かれた状態となり、８ＰＳＫシンボルデータのＬＳＢが選択された状態になってエラーパルスがアンドゲート４６ａから出力される。
【００２９】
変調モード選択信号によって８ＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃０１〃のときには、８ＰＳＫシンボルデータの２ビット目にエラーが付加される場合であって、オアゲート４５ａの出力が低電位になり、オアゲート４５ｂの出力が高電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ｂのみがゲートが開かれた状態となり、８ＰＳＫシンボルデータの２ビット目が選択された状態になってエラーパルスがアンドゲート４６ｂから出力される。
【００３０】
変調モード選択信号によって８ＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃１ｘ〃（ｘは〃０〃、〃１〃の何れでもよい）のときには、８ＰＳＫシンボルデータのＭＳＢにエラーが付加される場合であって、オアゲート４５ａの出力が低電位になり、オアゲート４５ｂの出力が低電位になり、アンドゲート４４ｅの出力が高電位になり、アンドゲート４６ｃのみがゲートが開かれた状態となり、８ＰＳＫシンボルデータのＭＳＢが選択された状態になってエラーパルスがアンドゲート４６ｃから出力される。
【００３１】
変調モード選択信号によってＱＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ０〃のときには、ＱＰＳＫシンボルデータのＬＳＢにエラーが付加される場合であって、オアゲート４５ａの出力が高電位になり、オアゲート４５ｂの出力が低電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ａのみがゲートが開かれた状態となり、ＱＰＳＫシンボルデータのＬＳＢが選択された状態になってエラーパルスがアンドゲート４６ａから出力される。
【００３２】
変調モード選択信号によってＱＰＳＫが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ１〃のときには、ＱＰＳＫシンボルデータのＭＳＢにエラーが付加される場合であって、オアゲート４５ａの出力が低電位になり、オアゲート４５ｂの出力が高電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ｂのみがゲートが開かれた状態となり、ＱＰＳＫシンボルデータのＭＳＢが選択された状態になってエラーパルスがアンドゲート４６ｂから出力される。
【００３３】
変調モード選択信号によってＢＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘｘ〃のときには、オアゲート４５ａの出力が高電位になり、オアゲート４５ｂの出力が低電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ａのみがゲートが開かれた状態となり、エラーパルスがアンドゲート４６ａから出力される。
【００３４】
このようにして、変調モード選択回路４から反転指示信号が出力される。この反転指示信号はＰＮデータ発生器４１から出力されるＰＮデータに基づいてエラーが付加されるビットが無作為に指示され、該指示されたビットに対してエラーパルスが出力されることになる。
【００３５】
したがって、変調モード選択回路４は、ＰＮデータ発生器４１から出力されるＰＮデータに基づいて、選択した変調モードに基づくシンボルデータ中のビットから、エラーを付加するビットをビットエラーレートに基づく間隔で、無作為に選択するビット選択手段を構成していることになる。
【００３６】
ビット反転回路５は、図２に示すように、シンボルデータが供給され、かつアンドゲート４６ａからの出力、アンドゲート４６ｂからの出力、アンドゲート４６ｃからの出力が各別に入力される排他論理和回路５１、５２、５３を備え、排他論理和回路５１、５２、５３の出力がワイヤードオアされ、１ビットだけ反転されてエラーが付加されたエラー付加シンボルデータが出力される。
【００３７】
上記の本発明の実施の一形態にかかる擬似エラー付加回路において、シンボルデータである８ＰＳＫ変調のベースバンド信号は位相面で、図４（ａ）に示すようにマッピングされていて、シンボルを構成するビットの組み合わせは（０、０、０）、（０、０、１）〜（１、１、１）の８とおりであり、Ｉ−Ｑ平面上において信号点配置０〜７に変換されている。同様に、図４（ｂ）はＱＰＳＫ変調のベースバンド信号の信号点配置を示し、シンボルを構成するビットの組み合わせは（０、０）、（０、１）、（１、０）、（１、１）の４とおりであり、Ｉ−Ｑ平面上において信号点配置０〜３に変換されている。同様に、図４（ｃ）はＢＰＳＫ変調のベースバンド信号の信号点配置を示し、シンボルを構成するビットの組み合わせは（０）、（１）であり、信号点配置０、１に変換されている。
【００３８】
いま、８ＰＳＫ変調が選択されていて、シンボルデータ〃１０１〃が入力されてくる場合を例に説明する。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃１ｘ〃、すなわちＭＳＢが選択されている場合は、シンボルデータ〃１０１〃のＭＳＢが反転されて〃００１〃に１ビット誤らされる。また、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃０１〃、すなわち２ビット目が選択されている場合は、シンボルデータ〃１０１〃の２ビット目が反転されて〃１１１〃に１ビット誤らされる。エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃００〃、すなわちＬＳＢが選択されている場合は、シンボルデータ〃１０１〃のＬＳＢが反転されて〃１００〃に１ビット誤らされる。他のシンボルデータが入力されてきた場合も同様に類推されよう。
【００３９】
いま、ＱＰＳＫ変調が選択されていて、シンボルデータ〃０１〃が入力される場合を例に説明する。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ１〃、すなわちＭＳＢが選択されている場合は、シンボルデータ〃０１〃のＭＳＢが反転されて〃１１〃に１ビット誤らされる。また、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ０〃、すなわちＬＳＢが選択されている場合は、シンボルデータ〃０１〃のＬＳＢが反転されて〃００〃に１ビット誤らされる。他のシンボルデータが入力されてきた場合も同様に類推されよう。
【００４０】
いま、ＢＰＳＫ変調が選択されていて、シンボルデータ〃１〃が入力されてくる場合を例に説明する。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘｘ〃に選択されている場合は、シンボルデータ〃１〃が反転されて〃０〃に１ビット誤らされる。また、シンボルデータ〃０〃が入力されてくる場合は、シンボルデータ〃０〃が反転されて〃１〃に１ビット誤らされる。
【００４１】
以上説明したように、本発明の実施の一形態にかかる擬似エラー付加回路によれば、直接変調をせずに、設定したビットエラーレートに基づく割合で、ベースバンド信号上で無作為に選定したビットに、無作為に擬似エラーが付加される。擬似エラーが付加されたシンボルデータを復号器に供給して復号させることによって、復号器の性能をチェックすることができる。この結果、受信機の開発時に効果的な設計が行なえることになる。
【００４２】
なお、本発明の実施の一形態にかかる擬似エラー付加回路は、携帯電話機の場合にも利用できることは勿論である。
【００４３】
【発明の効果】
以上説明したように本発明にかかる擬似エラー付加回路によれば、設定したビットエラーレートに基づく割合で、ベースバンド信号上で擬似エラーを無作為に選択されたビットに加えることができて、復号器の性能チェックに使用することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる擬似エラー付加回路の構成を示すブロック図である。
【図２】本発明の実施の一形態にかかる擬似エラー付加回路中における変調モード選択回路およびビット反転回路の構成を示すブロック図である。
【図３】本発明の実施の一形態にかかる擬似エラー付加回路中における変調モード選択回路の真理値表である。
【図４】本発明の実施の一形態にかかる擬似エラー付加回路に印加されるシンボルデータの信号点配置説明図である。
【図５】本発明の実施の一形態にかかる擬似エラー付加回路の作用の説明図である。
【符号の説明】
１ ビットエラーレート指示回路
２ ＰＮデータ発生回路
３ ＰＮ比較回路
４ 変調モード選択回路
５ ビット反転回路
４０ ビットセレクタ
４１ ＰＮデータ発生器
【発明の属する技術分野】
本発明は擬似エラー付加回路に関し、さらに詳細には、伝送路途中において生ずるビットエラーを擬似的に発生させてＰＳＫ変調信号を復号する復号器の性能チェックなどの利用することができる擬似エラー付加回路に関する。
【０００２】
【従来の技術】
例えば、デジタル放送において受信Ｃ／Ｎの異なる複数の伝送方式を組み合わせて伝送する階層化伝送方式として、ｍ相位相変調の時分割多重による階層化伝送方式が知られている。しかるに放送信号は伝送路中におけるノイズの影響を受ける。
【０００３】
【発明が解決しようとする課題】
このため、デジタル放送受信機における復号器の性能を試験するために、伝送路中において生ずるエラーを擬似的に発生させ、擬似的に発生させた擬似エラーが付加されたＰＳＫ変調シンボルデータを復号器に供給して復号器の誤り訂正能力などが充分な特性を備えているか否かを試験するための擬似エラー付加回路が望まれている。しかしながら、従来このような擬似エラー付加回路はなかった。
【０００４】
本発明は、ＰＳＫ変調シンボルデータに擬似エラーを付加する擬似エラー付加回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明にかかる擬似エラー付加回路は、階層化伝送方式における直交変調シンボルデータに擬似的なエラーを付加するための擬似エラー付加回路であって、
直交変調シンボルデータにエラーを付加すべきタイミングを無作為に定めるために、指定されたエラーレートに基づく時間的割合でエラーパルスを発生するエラーパルス発生手段と、
直交変調シンボルデータ系列中の予め指定した変調方式とエラーパルスとに応答して、直交変調シンボルデータ系列中の予め指定した変調方式に基づいた伝送有効ビットのうちの特定ビットを無作為に選択するビット選択手段と、
ビット選択手段により選択された特定ビットをエラーパルス発生の時期に同期して反転させるビット反転手段と、
を含むことを特徴とする。
【０００６】
本発明にかかる擬似エラー付加回路によれば、直交変調シンボルデータにエラーを付加すべきタイミングを無作為に定めるために、指定されたエラーレートに基づく時間的割合でエラーパルスが発生させられ、直交変調シンボルデータ系列中の予め指定した変調方式とエラーパルスとに応答して、直交変調シンボルデータ系列中の予め指定した変調方式に基づいた伝送有効ビットのうちの特定ビットが無作為に選択され、選択された特定ビットがエラーパルス発生の時期に同期して反転させられるため、伝送路中におけるビットエラーを模擬することができる。この場合、反転される特定ビットは変調モード選択信号に基づいているために、変調方式に基づいた伝送有効ビット以外が指定されることはない。
【０００７】
本発明にかかる擬似エラー付加回路は、単調に増加または減少する数値系列を周期的に発生するカウンタ手段と、擬似ノイズ信号系列を発生する第１の擬似ノイズ信号発生手段と、前記カウンタ手段から出力される数値系列と前記第１の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列とを比較する比較手段とを有し、比較手段による比較の結果、一致を検出したときエラーパルスを発生するエラーパルス発生手段と、
予め選択した直交変調シンボルデータ系列およびエラーパルスに応答して、前記予め選択した直交変調シンボルデータ系列中の変調方式に基づいた伝送有効ビットのうちの特定ビットを、変調モード選択信号に基づいて無作為に選択し、前記エラーパルスの発生時点において前記選択された特定ビットの状態を反転させるためのエラー付加シンボルデータを発生させるエラー付加シンボルデータ発生手段と、
を備えたことを特徴とする。
【０００８】
本発明にかかる擬似エラー付加回路によれば、単調に増加または減少する数値系列が周期的にカウンタ手段により発生され、前記カウンタ手段から出力される数値系列と第１の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列とが比較手段において比較され、比較の結果、一致が検出されたときエラーパルスが発生され、予め選択した直交変調シンボルデータ系列およびエラーパルスに応答して、前記予め選択した直交変調シンボルデータ系列中の変調方式に基づいた伝送有効ビットのうちの特定ビットが、第２の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列と変調モード選択信号とに基づいて無作為に選択され、前記エラーパルスの発生時点において前記選択された特定ビットの状態を反転させるためのエラー付加シンボルデータが発生させられるため、伝送路中におけるビットエラーを模擬することができる。この場合、反転される特定ビットは変調モード選択信号に基づいているために、変調方式に基づいた伝送有効ビット以外が指定されることはない。
【０００９】
本発明にかかる擬似エラー付加回路において、第１の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列は、カウンタ手段から出力される数値系列の周期ごとに更新するようにしてもよい。
【００１０】
本発明にかかる擬似エラー付加回路において、エラー付加シンボルデータ発生手段は、エラーパルスを受けて擬似ノイズ信号系列を発生する第２の擬似ノイズ信号発生手段を備え、予め選択した直交変調シンボルデータ系列およびエラーパルスに応答して、前記予め選択した直交変調シンボルデータ系列中の変調方式に基づいた伝送有効ビットのうちの特定ビットを、第２の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列と変調モード選択信号に基づいて無作為に選択し、前記エラーパルスの発生時点において前記選択された特定ビットの状態を反転させるためのエラー付加シンボルデータを発生させるようにしてもよい。
【００１１】
【発明の実施の形態】
以下、本発明にかかる擬似エラー付加回路を実施の形態によって説明する。
【００１２】
図１は本発明の実施の一形態にかかる擬似エラー付加回路の構成を示すブロック図であり、本発明の実施の一形態にかかる擬似エラー付加回路は８ＰＳＫ変調、ＱＰＳＫ変調、ＢＰＳＫ変調の場合に対応するように構成した場合を例示している。
【００１３】
本発明の実施の一形態にかかる擬似エラー付加回路は、外符号化である誤り訂正符号が付加され、インターリーブされ、かつ内符号化である畳み込み符号化がされて、ＰＳＫ変調シンボルデータ（ＰＳＫ変調シンボルデータを単にシンボルデータとも記す）が入力されて、無作為に擬似エラーを付加して出力する。
【００１４】
本発明の実施の一形態にかかる擬似エラー付加回路は、クロック信号とビットエラーレート選択信号を受けてビットエラーレートに基づくカウント値およびキャリーを送出するビットエラーレート指示回路１と、ビットエラーレート指示回路１から出力されるキャリーを受けてＰＮデータを送出するＰＮデータ発生回路２と、ビットエラーレート指示回路１から出力されるカウント値とＰＮデータ発生回路２から出力されたＰＮデータとを比較してエラーパルスを出力するＰＮ比較回路３とを備えている。
【００１５】
さらに、本発明の実施の一形態にかかる擬似エラー付加回路は、エラーパルスを受けて指示された変調モードに基づく反転指示信号を送出する変調モード選択回路４と、反転指示信号とシンボルデータとを受けてシンボルデータを選択的にビット反転させて擬似エラーを加えるビット反転回路５とを備えている。
【００１６】
ビットエラーレート指示回路１は、選択されたビットエラーレートに基づく値がプリセットされて、プリセット値までクロックパルスのアップカウントを行うカウンタ１１と、カウンタ１１から出力されるキャリー出力を入力して、選択されたビットエラーレートに基づいて入力を選択するマルチプレクサ１２とを備え、マルチプレクサ１２の出力をカウンタ１１に供給して選択されたビットエラーレートに基づくプリセットデータをロードする。
【００１７】
したがって、ビットエラーレート指示回路１では、例えばビットエラーレートとして１０の−３乗のビットエラーレートが選択指示されているときは、０〜９９９までの計数を行ない、カウンタ１１の計数値がＰＮ比較回路３へ送出されると共に、計数値が９９９に達するとキャリーがマルチプレクサ１２から出力されて、プリセットデータ９９９がプリセットされて、また計数が繰り返されることになる。
【００１８】
ＰＮデータ発生回路２はＰＮデータ発生器２１と、ビットエラーレート指示回路１のカウンタ１１から出力されるキャリー出力でイネーブルされてＰＮデータ発生器２１から出力されるＰＮデータを蓄えるシフトレジスタ２２とを備え、シフトレジスタ２２に蓄えられているＰＮデータをＰＮ比較回路３へ送出する。
【００１９】
したがって、ＰＮデータ発生回路２のシフトレジスタ２２では、ビットエラーレート指示回路１から出力されるキャリー出力が入力されるまでは、そのキャリー出力が入力される前までに蓄えられているＰＮデータがＰＮ比較回路３へ送出される。そこで、上記の例ではシフトレジスタ２２はカウンタ１１が９９９を計数したときから、前に蓄えたＰＮデータに代わって新たにＰＮデータ発生器２１から出力されるＰＮデータを新たに蓄えていくことになる。
【００２０】
ＰＮ比較回路３は、ビットエラーレート指示回路１のカウンタ１１から出力される計数値とＰＮデータ発生回路２のシフトレジスタ２２から出力されるＰＮデータとを比較する比較器３１、３２、３３、…、３ｎと、比較器３１、３２、３３、…、３ｎの比較出力をビットエラーレート選択指示信号に基づいて選択するマルチプレクサ３０とを備え、選択されたビットエラーレートに基づく比較器からの一致出力をエラーパルスとしてマルチプレクサ３０から出力を送出する。
【００２１】
したがって、例えばビットエラーレートが１０の−３乗に設定されているときにおいて、シフトレジスタ２２に蓄えられているＰＮデータが７９１の場合、カウンタ１１から出力される計数値が７９１（９９９未満の値である）になったときに、ＰＮ比較回路３からエラーパルスが出力されることになる。このように０〜９９９までの間に１回エラーパルスが無作為に出力される。
【００２２】
これは設定されているビットエラーレート１０の−３乗に対して１０の３乗回に１つのエラーパルスが発生することを意味している。他のビットエラーレートが選択されている場合も同様であって、ビットエラーレートが１０の−５乗に設定されているときは、１０の５乗回（０〜９９９９９）に１回エラーパルスが無作為に出力される。
【００２３】
したがって、ビットエラーレート指示回路１、ＰＮデータ発生回路２およびＰＮ比較回路３は指定されたビットエラーレートに基づく割合でエラーパルスを無作為に発生するエラーパルス発生手段を構成していることになる。
【００２４】
変調モード選択回路４は、図２に示すように、エラーパルスを受けてＰＮデータであるエラー付加ビット選択信号（エラー付加ビット選択信号をＰＮＳＥＬ１およびＰＮＳＥＬ０とも記し、２ビットを利用する場合を例示する）を出力させるＰＮデータ発生器４１と、ＰＮデータ発生器４１からの出力ＰＮデータを受けてエラーを付加するビットを無作為にセレクトするビットセレクタ４０と、エラーパルスとビットセレクタ４０からの出力を入力とするアンドゲート４６ａ、４６ｂおよび４６ｃとから構成されている。
【００２５】
ビットセレクタ４０は、エラー付加ビット選択信号ＰＮＳＥＬ０を論理反転させるインバータ４２ａ、エラー付加ビット選択信号ＰＮＳＥＬ１を論理反転させるインバータ４２ｂ、エラー付加ビット選択信号ＰＮＳＥＥ１を論理反転させるインバータ４２ｃ、インバータ４２ａの出力とインバータ４２ｂの出力との論理積演算をするアンドゲート４３ａと、エラー付加ビット選択信号ＰＮＳＥＬ０とインバータ４２ｃの出力との論理積演算をするアンドゲート４３ｂとを備えている。
【００２６】
さらに、ビットセレクタ４０は、８ＰＳＫ選択信号（８ＰＳＫ選択信号を８ＰＳＫＳＥＬとも記す）とアンドゲート４３ａの出力とを論理積演算するアンドゲート４４ａと、エラー付加ビット選択信号ＰＮＳＥＬ０とＱＰＳＫ選択信号（ＱＰＳＫ選択信号をＱＰＳＫＳＥＬとも記す）とを論理積演算するアンドゲート４４ｂおよび４４ｄと、８ＰＳＫ選択信号とアンドゲート４３ｂの出力とを論理積演算するアンドゲート４４ｃと、エラー付加ビット選択信号ＰＮＳＥＬ１と８ＰＳＫ選択信号とを論理積演算するアンドゲート４４ｅとを備えている。
【００２７】
またさらに、ビットセレクタ４０は、アンドゲート４４ａの出力とアンドゲート４４ｂの出力とＢＰＳＫ選択信号（ＢＰＳＫ選択信号をＢＰＳＫＳＥＬとも記す）との論理和演算をするオアゲート４５ａと、アンドゲート４４ｃの出力とアンドゲート４４ｄの出力との論理和演算をするオアゲート４５ｂとを備え、オアゲート４５ａの出力はアンドゲート４６ａへ送出し、オアゲート４５ｂの出力はアンドゲート４６ｂへ送出し、アンドゲート４４ｅの出力はアンドゲート４６ｃへ送出して、ゲートが開かれたアンドゲート４６ａ、４６ｂ、４６ｃからエラーパルスを出力させる。
【００２８】
そこで、変調モード選択回路４の真理値表は図３に示すようになる。すなわち変調モード選択信号によって８ＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃００〃のときには、８ＰＳＫシンボルデータのＬＳＢにエラーが付加される場合であって、オアゲート４５ａの出力が高電位になり、オアゲート４５ｂの出力が低電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ａのみがゲートが開かれた状態となり、８ＰＳＫシンボルデータのＬＳＢが選択された状態になってエラーパルスがアンドゲート４６ａから出力される。
【００２９】
変調モード選択信号によって８ＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃０１〃のときには、８ＰＳＫシンボルデータの２ビット目にエラーが付加される場合であって、オアゲート４５ａの出力が低電位になり、オアゲート４５ｂの出力が高電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ｂのみがゲートが開かれた状態となり、８ＰＳＫシンボルデータの２ビット目が選択された状態になってエラーパルスがアンドゲート４６ｂから出力される。
【００３０】
変調モード選択信号によって８ＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃１ｘ〃（ｘは〃０〃、〃１〃の何れでもよい）のときには、８ＰＳＫシンボルデータのＭＳＢにエラーが付加される場合であって、オアゲート４５ａの出力が低電位になり、オアゲート４５ｂの出力が低電位になり、アンドゲート４４ｅの出力が高電位になり、アンドゲート４６ｃのみがゲートが開かれた状態となり、８ＰＳＫシンボルデータのＭＳＢが選択された状態になってエラーパルスがアンドゲート４６ｃから出力される。
【００３１】
変調モード選択信号によってＱＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ０〃のときには、ＱＰＳＫシンボルデータのＬＳＢにエラーが付加される場合であって、オアゲート４５ａの出力が高電位になり、オアゲート４５ｂの出力が低電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ａのみがゲートが開かれた状態となり、ＱＰＳＫシンボルデータのＬＳＢが選択された状態になってエラーパルスがアンドゲート４６ａから出力される。
【００３２】
変調モード選択信号によってＱＰＳＫが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ１〃のときには、ＱＰＳＫシンボルデータのＭＳＢにエラーが付加される場合であって、オアゲート４５ａの出力が低電位になり、オアゲート４５ｂの出力が高電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ｂのみがゲートが開かれた状態となり、ＱＰＳＫシンボルデータのＭＳＢが選択された状態になってエラーパルスがアンドゲート４６ｂから出力される。
【００３３】
変調モード選択信号によってＢＰＳＫＳＥＬが選択されているときにおいて、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘｘ〃のときには、オアゲート４５ａの出力が高電位になり、オアゲート４５ｂの出力が低電位になり、アンドゲート４４ｅの出力が低電位になり、アンドゲート４６ａのみがゲートが開かれた状態となり、エラーパルスがアンドゲート４６ａから出力される。
【００３４】
このようにして、変調モード選択回路４から反転指示信号が出力される。この反転指示信号はＰＮデータ発生器４１から出力されるＰＮデータに基づいてエラーが付加されるビットが無作為に指示され、該指示されたビットに対してエラーパルスが出力されることになる。
【００３５】
したがって、変調モード選択回路４は、ＰＮデータ発生器４１から出力されるＰＮデータに基づいて、選択した変調モードに基づくシンボルデータ中のビットから、エラーを付加するビットをビットエラーレートに基づく間隔で、無作為に選択するビット選択手段を構成していることになる。
【００３６】
ビット反転回路５は、図２に示すように、シンボルデータが供給され、かつアンドゲート４６ａからの出力、アンドゲート４６ｂからの出力、アンドゲート４６ｃからの出力が各別に入力される排他論理和回路５１、５２、５３を備え、排他論理和回路５１、５２、５３の出力がワイヤードオアされ、１ビットだけ反転されてエラーが付加されたエラー付加シンボルデータが出力される。
【００３７】
上記の本発明の実施の一形態にかかる擬似エラー付加回路において、シンボルデータである８ＰＳＫ変調のベースバンド信号は位相面で、図４（ａ）に示すようにマッピングされていて、シンボルを構成するビットの組み合わせは（０、０、０）、（０、０、１）〜（１、１、１）の８とおりであり、Ｉ−Ｑ平面上において信号点配置０〜７に変換されている。同様に、図４（ｂ）はＱＰＳＫ変調のベースバンド信号の信号点配置を示し、シンボルを構成するビットの組み合わせは（０、０）、（０、１）、（１、０）、（１、１）の４とおりであり、Ｉ−Ｑ平面上において信号点配置０〜３に変換されている。同様に、図４（ｃ）はＢＰＳＫ変調のベースバンド信号の信号点配置を示し、シンボルを構成するビットの組み合わせは（０）、（１）であり、信号点配置０、１に変換されている。
【００３８】
いま、８ＰＳＫ変調が選択されていて、シンボルデータ〃１０１〃が入力されてくる場合を例に説明する。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃１ｘ〃、すなわちＭＳＢが選択されている場合は、シンボルデータ〃１０１〃のＭＳＢが反転されて〃００１〃に１ビット誤らされる。また、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃０１〃、すなわち２ビット目が選択されている場合は、シンボルデータ〃１０１〃の２ビット目が反転されて〃１１１〃に１ビット誤らされる。エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃００〃、すなわちＬＳＢが選択されている場合は、シンボルデータ〃１０１〃のＬＳＢが反転されて〃１００〃に１ビット誤らされる。他のシンボルデータが入力されてきた場合も同様に類推されよう。
【００３９】
いま、ＱＰＳＫ変調が選択されていて、シンボルデータ〃０１〃が入力される場合を例に説明する。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ１〃、すなわちＭＳＢが選択されている場合は、シンボルデータ〃０１〃のＭＳＢが反転されて〃１１〃に１ビット誤らされる。また、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ０〃、すなわちＬＳＢが選択されている場合は、シンボルデータ〃０１〃のＬＳＢが反転されて〃００〃に１ビット誤らされる。他のシンボルデータが入力されてきた場合も同様に類推されよう。
【００４０】
いま、ＢＰＳＫ変調が選択されていて、シンボルデータ〃１〃が入力されてくる場合を例に説明する。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘｘ〃に選択されている場合は、シンボルデータ〃１〃が反転されて〃０〃に１ビット誤らされる。また、シンボルデータ〃０〃が入力されてくる場合は、シンボルデータ〃０〃が反転されて〃１〃に１ビット誤らされる。
【００４１】
以上説明したように、本発明の実施の一形態にかかる擬似エラー付加回路によれば、直接変調をせずに、設定したビットエラーレートに基づく割合で、ベースバンド信号上で無作為に選定したビットに、無作為に擬似エラーが付加される。擬似エラーが付加されたシンボルデータを復号器に供給して復号させることによって、復号器の性能をチェックすることができる。この結果、受信機の開発時に効果的な設計が行なえることになる。
【００４２】
なお、本発明の実施の一形態にかかる擬似エラー付加回路は、携帯電話機の場合にも利用できることは勿論である。
【００４３】
【発明の効果】
以上説明したように本発明にかかる擬似エラー付加回路によれば、設定したビットエラーレートに基づく割合で、ベースバンド信号上で擬似エラーを無作為に選択されたビットに加えることができて、復号器の性能チェックに使用することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる擬似エラー付加回路の構成を示すブロック図である。
【図２】本発明の実施の一形態にかかる擬似エラー付加回路中における変調モード選択回路およびビット反転回路の構成を示すブロック図である。
【図３】本発明の実施の一形態にかかる擬似エラー付加回路中における変調モード選択回路の真理値表である。
【図４】本発明の実施の一形態にかかる擬似エラー付加回路に印加されるシンボルデータの信号点配置説明図である。
【図５】本発明の実施の一形態にかかる擬似エラー付加回路の作用の説明図である。
【符号の説明】
１ ビットエラーレート指示回路
２ ＰＮデータ発生回路
３ ＰＮ比較回路
４ 変調モード選択回路
５ ビット反転回路
４０ ビットセレクタ
４１ ＰＮデータ発生器
Claims (4)
- 階層化伝送方式における直交変調シンボルデータに擬似的なエラーを付加するための擬似エラー付加回路であって、
直交変調シンボルデータにエラーを付加すべきタイミングを無作為に定めるために、指定されたエラーレートに基づく時間的割合でエラーパルスを発生するエラーパルス発生手段と、
直交変調シンボルデータ系列中の予め指定した変調方式とエラーパルスとに応答して、直交変調シンボルデータ系列中の予め指定した変調方式に基づいた伝送有効ビットのうちの特定ビットを無作為に選択するビット選択手段と、
ビット選択手段により選択された特定ビットをエラーパルス発生の時期に同期して反転させるビット反転手段と、
を含むことを特徴とする擬似エラー付加回路。 - 単調に増加または減少する数値系列を周期的に発生するカウンタ手段と、擬似ノイズ信号系列を発生する第１の擬似ノイズ信号発生手段と、前記カウンタ手段から出力される数値系列と前記第１の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列とを比較する比較手段とを有し、比較手段による比較の結果、一致を検出したときエラーパルスを発生するエラーパルス発生手段と、
予め選択した直交変調シンボルデータ系列およびエラーパルスに応答して、前記予め選択した直交変調シンボルデータ系列中の変調方式に基づいた伝送有効ビットのうちの特定ビットを、変調モード選択信号に基づいて無作為に選択し、前記エラーパルスの発生時点において前記選択された特定ビットの状態を反転させるためのエラー付加シンボルデータを発生させるエラー付加シンボルデータ発生手段と、
を備えたことを特徴とする擬似エラー付加回路。 - 請求項２記載の擬似エラー付加回路において、第１の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列は、カウンタ手段から出力される数値系列の周期ごとに更新されることを特徴とする擬似エラー付加回路。
- 請求項２記載の擬似エラー付加回路において、エラー付加シンボルデータ発生手段は、エラーパルスを受けて擬似ノイズ信号系列を発生する第２の擬似ノイズ信号発生手段を備え、予め選択した直交変調シンボルデータ系列およびエラーパルスに応答して、前記予め選択した直交変調シンボルデータ系列中の変調方式に基づいた伝送有効ビットのうちの特定ビットを、第２の擬似ノイズ信号発生手段から出力される擬似ノイズ信号系列と変調モード選択信号に基づいて無作為に選択し、前記エラーパルスの発生時点において前記選択された特定ビットの状態を反転させるためのエラー付加シンボルデータを発生させることを特徴とする擬似エラー付加回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32108698A JP3612660B2 (ja) | 1998-11-11 | 1998-11-11 | 擬似エラー付加回路 |
| CA002349854A CA2349854C (en) | 1998-11-11 | 1999-11-11 | Dummy error addition circuit |
| PCT/JP1999/006295 WO2000028709A1 (en) | 1998-11-11 | 1999-11-11 | Dummy error addition circuit |
| DE1130865T DE1130865T1 (de) | 1998-11-11 | 1999-11-11 | Addierschaltung mit scheinfehlern |
| US09/807,029 US6772378B1 (en) | 1998-11-11 | 1999-11-11 | Dummy error addition circuit |
| EP99971981A EP1130865B1 (en) | 1998-11-11 | 1999-11-11 | Dummy error addition circuit |
| CNB998131393A CN1149800C (zh) | 1998-11-11 | 1999-11-11 | 仿真错误添加电路 |
| DE69939835T DE69939835D1 (de) | 1998-11-11 | 1999-11-11 | Addierschaltung mit scheinfehlern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32108698A JP3612660B2 (ja) | 1998-11-11 | 1998-11-11 | 擬似エラー付加回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000151730A JP2000151730A (ja) | 2000-05-30 |
| JP3612660B2 true JP3612660B2 (ja) | 2005-01-19 |
Family
ID=18128668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32108698A Expired - Fee Related JP3612660B2 (ja) | 1998-11-11 | 1998-11-11 | 擬似エラー付加回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6772378B1 (ja) |
| EP (1) | EP1130865B1 (ja) |
| JP (1) | JP3612660B2 (ja) |
| CN (1) | CN1149800C (ja) |
| CA (1) | CA2349854C (ja) |
| DE (2) | DE69939835D1 (ja) |
| WO (1) | WO2000028709A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002022787A (ja) * | 2000-07-07 | 2002-01-23 | Dx Antenna Co Ltd | Ｃ／ｎ比測定装置及びｃ／ｎ比測定方法 |
| CN1149803C (zh) * | 2001-09-30 | 2004-05-12 | 华为技术有限公司 | 一种基于比特变换的数据重传方法 |
| TW200518074A (en) * | 2005-01-19 | 2005-06-01 | Via Tech Inc | Test compact disk and its manufacturing method |
| JP5157645B2 (ja) * | 2008-05-28 | 2013-03-06 | 日本電気株式会社 | 無線通信システム、制御用チャネル送信方法、及び、受信方法 |
| JP5101426B2 (ja) * | 2008-07-30 | 2012-12-19 | アンリツ株式会社 | ランダムエラー信号発生装置 |
| US8008748B2 (en) * | 2008-12-23 | 2011-08-30 | International Business Machines Corporation | Deep trench varactors |
| CN101761204B (zh) * | 2010-01-11 | 2011-06-15 | 南京工业大学 | 一种陶瓷墙地砖填缝方法 |
| FR3051086B1 (fr) * | 2016-05-04 | 2019-07-26 | Stmicroelectronics (Rousset) Sas | Circuit de comptage d'impulsions |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550620B2 (ja) * | 1973-01-22 | 1980-12-19 | ||
| JPS57174958A (en) * | 1981-04-21 | 1982-10-27 | Nec Corp | Pseudo error pulse inserting circuit |
| JPS6020659A (ja) * | 1983-07-15 | 1985-02-01 | Fujitsu Ltd | デジタルデ−タのエラ−ビツト発生器 |
| GB8421500D0 (en) * | 1984-08-24 | 1984-09-26 | British Telecomm | Error generation |
| JPS6211317A (ja) * | 1985-07-09 | 1987-01-20 | Fujitsu Ltd | 擬似ランダム誤りパタ−ン信号発生装置 |
| JPS63248242A (ja) * | 1987-04-03 | 1988-10-14 | Fujitsu Ltd | 誤り発生回路 |
| JPH0691518B2 (ja) * | 1987-10-23 | 1994-11-14 | 日本電信電話株式会社 | ディジタル無線チャネルシミュレータ |
| JPH0371740A (ja) * | 1989-08-11 | 1991-03-27 | Nec Corp | 符号誤り付加回路 |
| JP3419484B2 (ja) * | 1992-03-30 | 2003-06-23 | 株式会社東芝 | 変調器、送信器 |
| JP3195826B2 (ja) * | 1992-07-27 | 2001-08-06 | アンリツ株式会社 | デジタル信号の擾乱付加装置 |
| JPH08242259A (ja) * | 1995-03-01 | 1996-09-17 | Advantest Corp | デジタル機器の試験装置及びその試験方法 |
| JP3557020B2 (ja) * | 1995-11-07 | 2004-08-25 | 日本無線株式会社 | ディジタル通信用フェージングシミュレータ |
| JPH09321681A (ja) * | 1996-05-31 | 1997-12-12 | Fujitsu Ltd | 送信電力制御装置 |
-
1998
- 1998-11-11 JP JP32108698A patent/JP3612660B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-11 DE DE69939835T patent/DE69939835D1/de not_active Expired - Lifetime
- 1999-11-11 WO PCT/JP1999/006295 patent/WO2000028709A1/ja active Application Filing
- 1999-11-11 EP EP99971981A patent/EP1130865B1/en not_active Expired - Lifetime
- 1999-11-11 CN CNB998131393A patent/CN1149800C/zh not_active Expired - Fee Related
- 1999-11-11 CA CA002349854A patent/CA2349854C/en not_active Expired - Fee Related
- 1999-11-11 DE DE1130865T patent/DE1130865T1/de active Pending
- 1999-11-11 US US09/807,029 patent/US6772378B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1130865A4 (en) | 2005-09-28 |
| CA2349854A1 (en) | 2000-05-18 |
| JP2000151730A (ja) | 2000-05-30 |
| CN1325582A (zh) | 2001-12-05 |
| CA2349854C (en) | 2008-08-05 |
| CN1149800C (zh) | 2004-05-12 |
| DE1130865T1 (de) | 2002-02-21 |
| WO2000028709A1 (en) | 2000-05-18 |
| DE69939835D1 (de) | 2008-12-11 |
| EP1130865A1 (en) | 2001-09-05 |
| EP1130865B1 (en) | 2008-10-29 |
| US6772378B1 (en) | 2004-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3415693B2 (ja) | インターリーブプロセス | |
| US11075652B2 (en) | Polar code transmission method and apparatus | |
| KR910000178B1 (ko) | 프레이밍 타이밍 검출회로 | |
| JP3612660B2 (ja) | 擬似エラー付加回路 | |
| JP3249405B2 (ja) | 誤り訂正回路および誤り訂正方法 | |
| GB2124806A (en) | Method of correcting errors in binary data | |
| US8396219B2 (en) | Scrambler, scramble processing method, and program | |
| JPH0515092B2 (ja) | ||
| JPH1079688A (ja) | 擬似ランダムノイズシーケンスを発生する方法および装置 | |
| CN115426079B (zh) | 数据解调方法、装置及电子产品 | |
| US6327654B1 (en) | Semiconductor integrated circuit for cryptographic process and encryption algorithm alternating method | |
| Bilal et al. | Automatic link establishment for HF radios | |
| JPH1093447A (ja) | 復号装置及び復号方法 | |
| JP3569718B2 (ja) | Ｉｓ−２０００移動通信システム用基地局モデムの出力データ処理装置 | |
| JPH11298436A (ja) | 変調方法、変調装置、復調方法及び復調装置 | |
| JP3914626B2 (ja) | Ｐｎ符号発生回路 | |
| JP3521558B2 (ja) | 伝送装置 | |
| GB2294616A (en) | Data interleaving process for radio transmission | |
| KR100186324B1 (ko) | 대역 확산 통신 장치 | |
| JPH07245630A (ja) | 高速データ伝送方式 | |
| JP2734399B2 (ja) | ディジタル伝送装置 | |
| JP2591164B2 (ja) | パリティ演算回路 | |
| JP3323139B2 (ja) | Ｆｍ多重復号回路 | |
| JPH09116462A (ja) | スペクトル拡散方式通信装置 | |
| JP3353543B2 (ja) | 制御信号生成回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040624 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040721 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20040820 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040902 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20040913 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040928 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041014 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071105 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101105 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101105 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121105 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121105 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |