JP3195826B2

JP3195826B2 - デジタル信号の擾乱付加装置

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Publication number: JP3195826B2
Application number: JP19984492A
Authority: JP
Inventors: 司服部
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1992-07-27
Filing date: 1992-07-27
Publication date: 2001-08-06
Anticipated expiration: 2016-08-06
Also published as: JPH0646105A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル信号に一定
ビット周期毎に擾乱ビットを付加するデジタル信号の擾
乱付加装置に関する。

【０００２】

【従来の技術】データ伝送システムに用いられる各種デ
ジタル信号の信号品質は例えば所定ビット数中に存在す
るビットエラー数、すなわち誤り発生率でもって統計的
に評価される。例えば代表的なデジタル信号であるＰＣ
Ｍ信号においては、ＣＣＩＴＴ（国際電信電話諮問委員
会）のＧ・８２１規格において、誤り発生限界（ＳＥ
Ｓ；Severely Errered Seconds）として、１秒間に平均
して１０００ビット長（規定ビット長Ｌ）の中に平均し
て１個より上のビットエラーが検出されないこと、すな
わちエラーレートが１×１０ ^-3 を超えないことが最低品
質レベルと決められている。

【０００３】したがって、このようなデジタル信号を取
扱うデジタル交換機を含む各種機器においては、この機
器から出力されるデジタル信号の誤り発生率が前述した
規格を満足するか否かを試験する必要がある。また、上
述したデジタル交換機を含むデジタル信号が入出力され
る機器においては、入力されるデジタル信号のビットエ
ラーを監視し、誤り発生率か前述した規格を越えた場合
には、入力信号異常と判断して監視員や操作員に警告す
る機能を有したものもある。

【０００４】したがって、このような機器のエラー検出
機能が正常に動作するか否かを試験する場合は、機器の
各種機能を試験するためにこの機器へ入力する試験用の
デジタル信号に故意にビットエラーを生じさせて、試験
対象の機器が正常にこのビットエラーを検出するか否か
を調べるようにしている。

【０００５】図４は被試験装置が正しくビットエラーを
検出するか否かを調べる試験システムを示す模式図であ
る。

【０００６】試験信号発生回路１は予め定められた伝送
フォーマットを有する試験用のデジタル信号ａを次の擾
乱付加装置２内の擾乱付加回路３へ送出する。また、試
験信号発生回路１は出力するデジタル信号ａを作成する
ために用いたクロック信号ｂを擾乱付加装置２内の分周
回路４へ送出する。したがって、このクロック信号ｂは
デジタル信号ａのビットレート（符号速度）に等しい周
波数ｆを有し、デジタル信号ａの各ビットデータに同期
する。分周回路４は予め設定された分周比Ｃでクロック
信号ｂの周波数ｆを分周して、周波数（ｆ／Ｃ）を有す
る分周クロック信号ｄを擾乱付加回路３へ送出する。

【０００７】この分周回路４の分周比Ｃは、前記Ｇ・８
２１規格の誤り発生限界（ＳＥＳ）で定められている１
０００等の規定ビット長Ｌに等しい値Ｃ2 （＝Ｌ）およ
び１ビット短い値Ｃ1 （＝Ｌ−１）が選択され、交互に
切換え使用される。この規格によれば、Ｃ2 ＝1000（エ
ラーレート＝１×１０ ^-3 ），Ｃ1 ＝999 （エラーレート
＝１．００１×１０ ^-3 ）となる。

【０００８】擾乱付加回路３は、分周クロック信号ｄが
入力されない限り、試験信号発生回路１から入力された
デシタル信号ａをそのまま被試験装置５へ送出する。そ
して、分周クロック信号ｄが入力すると、前記デジタル
信号ａを構成する各ビットデータのうちこの分周クロッ
ク信号ｄ入力に同期するビットデータの値を反転する。
すなわち、デジタル信号ａは分周比Ｃで定まる一定ビッ
ト周期（１／Ｃ）毎に擬似ビットエラーが付加されるこ
とになる。

【０００９】その結果、被試験装置５には擬似ビットエ
ラーが付加されたデジタル信号ａ1が入力される。被試
験装置５は入力されたデジタル信号ａ1 に対するこの装
置本来のデータ処理を実行すると共に、このデジタル信
号ａ1 内の特定データにビットエラーが存在するか否か
を調べて、１秒間のビットエラーを検出し、その割合が
平均して前記規定ビット長Ｌより短い場合（すなわちエ
ラーレートが１×１０ ^-3 を超える場合）に、エラー検出
信号ｅを次の誤り測定装置６へ送出する。誤り測定装置
６はエラー検出信号ｅを統計処理して被試験装置５のエ
ラー検出能力を評価する。

【００１０】ここで、前記分周器４の分周比Ｃを規定ビ
ット長Ｌに等しい値Ｃ2 （＝Ｌ2 ＝Ｌ、すなわちエラー
レートを１×１０ ^-3 に設定した場合に、エラー検出信号
ｅが出力されなくて、分周器４の分周比Ｃを規定ビット
長Ｌより１ビット短い値Ｃ1（＝Ｌ1 ＝Ｌ−１）に設定
した場合に、エラー検出信号ｅが出力されると、この被
試験装置５は正常なエラー検出能力を有していると判断
できる。

【００１１】

【発明が解決しようとする課題】しかしながら図４に示
す擾乱付加装置２においてもまだ改良すべき次のような
課題があった。

【００１２】すなわち、デジタルデータ伝送システムに
組込まれる被試験装置５においては、通常の稼働状態に
おいて、この被試験装置５へ入力されるデジタル信号は
一般に図５に示すような周期信号が多い。このような被
試験装置５に入力すべき試験用のデジタル信号ａとして
は、前述した規定ビット長Ｌ（Ｌ1 ，Ｌ2 ）毎に、１個
のビットエラーが付加されているのみならず、一定周期
で繰返す各ビットデータに対して必ずビットエラーが付
加されることが要求される。

【００１３】具体的には、図５に示すようなデジタル信
号ａを用いる場合においては、必ずビットエラーが付加
される必要のある周期的な擾乱対象ビット長Ａに含まれ
る各ビットデータＡ1 ，Ａ2 ，…ＡA に必ずビットエラ
ーが付加されるのが望ましい。例えば、特定のビットデ
ータＡn に対してのみビットエラーが全く付加されない
試験しか実行できない場合、実際の稼働時において、該
当ビットデータＡn にビットエラーが発生した場合に、
確実にそのビットエラーが検出されることの確証が得ら
れない。

【００１４】しかし、図４に示す擾乱付加装置２におい
ては、一つの擾乱対象ビット長Ａに含まれる各ビットデ
ータＡ1 ，Ａ2 ，…，ＡA に必ずビットエラーが付加さ
れるとは限らない。

【００１５】この擾乱対象ビット長Ａにおいてビットエ
ラーが付加されないビットデータが存在することを図６
に示す実際のデジタル信号を用いて説明する。図６はＣ
ＣＩＴＴのＩ・４３０に規定されているＩＳＤＮの［２
Ｂ＋Ｄ］で構成された信号回線における各端末（ＴＥ）
と網終端（ＮＴ）とを接続するＴ線およびＲ線上を伝送
されるデジタル信号ａの伝送フォーマットを示す図であ
る。

【００１６】ここで、ユーザに開放されている８ビット
構成の情報ビットＢ1 と制御ビットＤとの合計９ビット
を故意に擾乱ビットを付加する擾乱対象ビット長Ａとす
る。そして、擾乱対象ビット長Ａに含まれる各ビットデ
ータをＡ1 ，Ａ2 ，…，Ａ8，Ａ9 とする。また、規定
ビット長Ｌが１０００の場合、分周器４に設定する分周
比ＣはＣ１＝Ｌ1 ＝999 ，Ｃ2 ＝Ｌ2 ＝1000となる。

【００１７】ここで、分周比ＣがＣ2 （＝1000）の場
合、最初の擾乱付加周期Ｌ2 において、擾乱対象ビット
長Ａに含まれる先頭のビットデータＡ1 に対してエラー
ビットが付加されると、次の擾乱付加周期Ｌ2 において
は、その周期性から、９・Ｘ≧１０００となる最小値Ｘ
＝１１２より（1000=9×111 ＋1 ）、２番目のビットデ
ータＡ2 にエラービットが付加される。さらに、次の擾
乱付加周期Ｌ2 においては、３番目のビットデータＡ3
にエラービットが付加される。このように、擾乱付加周
期Ｌ1 が到来する毎に、擾乱対象ビット長Ａに含まれる
各ビットデータＡ1 〜Ａ9 に順番にビットエラーが付加
されていくので、全てのビットデータＡ1〜Ａ9 に対し
て均等にビットエラーが付加される。

【００１８】しかし、分周比ＣがＣ1 （＝999 ）の場
合、最初の擾乱付加周期Ｌ1 において、擾乱対象ビット
長Ａに含まれる先頭のビットデータＡ1 に対してビット
エラーが付加されると、次の擾乱付加周期Ｌ1 において
は、その周期性から、９・Ｘ≧９９９となる最小値Ｘ＝
１１１より（999= 9×111 ＋0 ）、同じく、先頭のビッ
トデータＡ1 にビットエラーが付加される。同様に、次
の擾乱付加周期Ｌ1 においても、先頭のビットデータＡ
1 にビットエラーが付加される。すなわち、たとえ新た
な擾乱付加周期Ｌ1 が到来しても常に先頭のビットデー
タＡ1 に対してのみビットエラーが付加される。

【００１９】このように、擾乱対象ビット長Ａの値によ
っては、この擾乱対象ビット長Ａに含まれるビットデー
タＡ1 ，Ａ2 ，…，Ａ9 の内に全くビットエラーが付加
されないビットデータが発生することになる。このこと
は、例えばＤビットのみを監視した場合、エラーが発生
しなかったことになる。

【００２０】本発明はこのような事情に鑑みてなされた
ものであり、分周器に設定する分周比で示される実際の
擾乱付加周期を一律に規定ビット長に設定するのではな
く、擾乱対象ビット長に応じて、規定ビット長の近傍値
に移動させることによって、擾乱対象ビット長に含まれ
る全部のビットデータに対して必ず均等にビットエラー
が付加され、このデジタル信号を用いた各種のエラー検
出試験の信頼性を向上できるデジタル信号の擾乱付加装
置を提供することを目的とする。

【００２１】

【課題を解決するための手段】上記課題を解消するため
に本発明は、デジタル信号のクロック信号を所定の分周
比で分周する分周手段と、この分周手段にて得られる分
周クロック信号に同期してデジタル信号に分周比で定ま
る一定ビット周期毎に擾乱ビットを生じせしめる擾乱発
生手段とを備えたデジタル信号の擾乱付加装置におい
て、分周手段の分周比を、デジタル信号における擾乱ビ
ットを生じせしめる擾乱対象ビット長に対して互いに素
である関係を有し、かつデジタル信号におけるエラー評
価用の規定ビット長に等しいか又は最も近い値に設定し
ている。

【００２２】

【作用】このように構成されたデジタル信号の擾乱付加
装置においては、デジタル信号に一定ビット周期毎に擾
乱ビットを発生させる擾乱発生手段を駆動するタイミン
グを決める分周手段の分周比を、デジタル信号における
擾乱ビットを生じせしめる擾乱対象ビット長に対して互
いに素である関係を有し、かつデジタル信号におけるエ
ラー評価用の規定ビット長に等しいか又は最も近い値に
設定している。

【００２３】すなわち、擾乱対象ビット長をＡとし、規
定ビット長をＬとし、求められた分周比Ｃで定まる実際
の擾乱付加ビット長をＬq とすると、この擾乱付加ビッ
ト長Ｌq と擾乱対象ビット長Ａとは互いに素の関係を有
するので、１以外の公約数を有しない。素数どうしの最
小公倍数は素数どうしの積であり、この場合Ａ×Ｌqと
なる。つまり、擾乱対象ビットＡ×Ｌq回中、擾乱が付
加されるのはＡ回である。１つの擾乱対象ビット長Ａに
含まれる各ビットをＡ1〜ＡAとすると、擾乱付加ビット
長Ｌqによる擾乱付加Ａ回中、同じ場所Ａnに２回以上擾
乱が付加されることはない。なぜなら、擾乱付加Ａ回中
同じ場所Ａnに２回以上擾乱が付加されるということ
は、Ａ×ｍ'＝Ｌq×ｑ'となるＬq＞ｍ'が存在するとい
うことであり、この場合、ＡとＬqは素数の関係でなく
なってしまう。すなわち、（Ａ＋１）回目の測定ビット
長Ｌq が到来した時点において初めて、一番最初のビッ
トデータＡn にビットエラーが付加されることになる。

【００２４】したがって、Ａ回の擾乱付加ビット長Ｌq
が終了すると、擾乱対象ビット長Ａに含まれる全部のビ
ットデータＡ1 〜ＡA に１回ずつ均等にビットエラーが
付加されることになる。

【００２５】そして、擾乱対象ビット長Ａに対してこの
ような関係を満足する多数の擾乱付加ビット長Ｌq のう
ちで、規定ビット長Ｌに一致するかまたは最も近い値を
選択すれば、例えば、ＣＣＩＴＴ規格の誤り発生限界
（ＳＥＳ）を満足するか否かの試験に用いるデジタル信
号が得られる。

【００２６】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００２７】図１は実施例のデジタル信号の擾乱付加装
置が組込まれた試験システムを示すブロック図である。
図４に示す試験システムと同一部分には同一符号が付さ
れている。したがって、重複する部分の詳細説明は省略
されている。

【００２８】試験信号発生回路１は、例えば図５に示す
ようなＰＣＭ信号からなる試験用のデジタル信号ａを次
の擾乱付加装置１０内の擾乱付加回路３へ送出する。ま
た、試験信号発生回路１は出力するデジタル信号ａを作
成するために用いたクロック信号ｂを擾乱付加装置１０
内の分周回路４ａへ送出する。分周回路４ａは制御部１
１から指定された分周比Ｃでクロック信号ｂの周波数ｆ
を分周して、周波数（ｆ／Ｃ）を有する分周クロック信
号ｄを擾乱付加回路３へ送出する。なお、この分周クロ
ック信号ｄのパルス幅はデジタル信号ａの各ビットデー
タの継続時間すなわち、クロック信号ｂの１周期に等し
く設定されている。

【００２９】擾乱付加回路３は例えば図２に示すように
構成されている。試験信号発生回路１から入力されるＰ
ＣＭ信号からなるデジタル信号ａはアンドゲート３ａの
一方の入力端子へ入力されると共に、インバータ３ｂを
介して別のアンドゲート３ｃへ入力される。一方、分周
回路４ａから入力された分周クロック信号ｄはインバー
タ３ｄを介してアンドケート３ａの他方の入力端子へ入
力されると共に、別のインバータ３ｅを介してアンドゲ
ート３ｃの他方の入力端子へ印加される。各アンドゲー
ト３ａ，３ｃの各出力信号はオアゲート３ｆで信号合成
されて新たなデジタル信号ａ1 として次の被試験装置５
へ送出される。

【００３０】このような構成の騒乱付加回路３におい
て、分周回路４ａからの分周クロック信号ｄがロー
（Ｌ）レベル期間においては、アンドゲート３ａは導通
状態であり、アンドゲート３ｃは遮断状態であるので、
入力されたデジタル信号ａはそのままデジタル信号ａ1
として出力される。逆に、分周回路４ａからの分周クロ
ック信号ｄがハイ（Ｈ）レベル期間においては、アンド
ゲート３ａは遮断状態であり、アンドゲート３ｃは導通
状態であるので、入力されたデジタル信号ａはインバー
タ３ｂで符号が反転されて、デジタル信号ａ1 として出
力される。

【００３１】すなわち、この擾乱付加回路３は、Ｈレベ
ルの分周クロック信号ｄが入力されない限り、試験信号
発生回路１から入力されたデシタル信号ａをそのまま被
試験装置５へ送出する。そして、Ｈレベルの分周クロッ
ク信号ｄが入力すると、デジタル信号ａを構成する各ビ
ットデータのうちこの分周クロック信号ｄ入力に同期す
るビットデータの値を反転する。すなわち、デジタル信
号ａは分周比Ｃで定まる一定の擾乱付加ビット長（ビッ
ト周期）Ｌq （＝１／Ｃ）毎に擬似ビットエラーが付加
されることになる。

【００３２】その結果、被試験装置５には擬似ビットエ
ラーが付加されたデジタル信号ａ1が入力される。被試
験装置５は入力されたデジタル信号ａ1 に対するこの装
置本来のデータ処理を実行すると共に、このデジタル信
号ａ1 にビットエラーが存在するか否かを調べて、１秒
間のビットエラーを検出して、その割合が平均して前記
規定ビット長Ｌより短い場合に、エラー検出信号ｅを次
の誤り測定装置６へ送出する。誤り測定装置６はエラー
検出信号ｅを統計処理して被試験装置５のエラー検出能
力を評価する。

【００３３】前記制御部１１は一種のマイクロコンピュ
ータで構成されており、内部記憶部に分周比割付テーブ
ル１２が形成されている。この分周比割付テーブル１２
内には、例えばＣＣＩＴＴの誤り発生限界（ＳＥＳ）規
格に定められた規定ビット長Ｌと擾乱対象ビット長Ａと
の各組合わせに対する実際の擾乱付加ビット長Ｌ1 ，Ｌ
2 に対応する各分周比Ｃ1 （＝Ｌ1 ），Ｃ2 （＝Ｌ2)が
記憶されている。

【００３４】擾乱付加ビット長Ｌ1 （＝Ｃ1)は、前述し
たように、擾乱対象ビット長Ａに対して互いに素であ
り、かつ規定ビット長Ｌ未満で最も規定ビット長Ｌに近
い値に設定されている。また、擾乱付加ビット長Ｌ2
（＝Ｃ2)は、前述したように、擾乱対象ビット長Ａに対
して互いに素であり、かつ規定ビット長Ｌ以上で規定ビ
ット長Ｌに等しいか、又はこの規定ビット長Ｌ以上で規
定ビット長Ｌに最も近い値に設定されている。

【００３５】具体的に説明すると、規定ビット長Ｌが１
０００であり、擾乱対象ビット長Ａが９の場合、分周比
Ｃ1 （＝Ｌ1 ），Ｃ2 （＝Ｌ2 ）はそれそれ998 ，1000
となる。さらに、規定ビット長Ｌが１０００であり、擾
乱対象ビット長Ａが２５６の場合、分周比Ｃ1 ，Ｃ2 は
それぞれ999 ，1001となる。

【００３６】擾乱対象ビット長Ａ＝９の場合についてさ
らに具体的に説明すると、９＝３²であるので、Ｌ1 お
よびＬ2 を因数分解した場合に、素数３が含まれなけれ
ばよい。そして、規定ビット長Ｌ＝1000に等しいか又は
最も近似する値を選択すればよい。1000は３で割れない
ので、Ｌ2 ＝1000となる。また、１000 未満でかつ３で
割れない最大数字は998 であるので、Ｌ1 ＝998 とな
る。

【００３７】また、擾乱対象ビット長Ａ＝256 の場合に
おいては、２５６＝２⁸であるので、Ｌ1 およびＬ2 を
因数分解した場合に、素数２が含まれなければよい。そ
して、規定ビット長Ｌ＝1000に等しいか又は最も近似す
る値を選択すればよい。1001は２で割れないので、Ｌ2
＝1001となる。また、１000 未満でかつ２で割れない最
大数字は999 であるので、Ｌ1 ＝999 となる。

【００３８】この制御部１１には例えばキーボード等か
らなる条件設定部１３が接続されている。そして、この
制御部１１は、操作者がこの条件設定部１３を操作し
て、規定ビット長Ｌおよび擾乱対象ビット長Ａを指定し
て、実験開始指令を入力すると、この各ビット長Ｌ，Ａ
の組合わせに対応する各分周比Ｃ1 ．Ｃ2 が分周比割付
テーブル１２から検索される。そして、最初の一定期間
Ｔ1 、分周回路４ａに一方の分周比Ｃ1 を設定し、次の
一定期間Ｔ2 、分周回路４ａに他方の分周比Ｃ2を設定
する。

【００３９】このように構成されたデジタル信号の擾乱
付加装置において、規定ビット長Ｌ＝1000, 擾乱対象ビ
ット長Ａ＝９を設定し、試験信号発生回路１を起動し
て、デジタル信号ａを出力開始すると、先ず、分周比Ｃ
がＣ1 （＝998 ）に設定される。

【００４０】この場合、最初の擾乱付加周期Ｌ1 におい
て、擾乱対象ビット長Ａに含まれる先頭のビットデータ
Ａ1 に対してビットエラーが付加されると、次の擾乱付
加周期においては、その周期性から、９・Ｘ≧９９８と
なる最小値Ｘ＝１１１より（998= 9×110 ＋8 ）、９番
目のビットデータＡ9 にビットエラーが付加される。同
様に、次の擾乱付加周期においては、８番目のビットデ
ータＡ8 にビットエラーが付加される。このように、擾
乱付加周期が到来する毎に、擾乱対象ビット長Ａに含ま
れる各ビットデータＡ9 〜Ａ1 に順番にビットエラーが
付加されていくので、全てのビットデータＡ1 〜Ａ9 に
対して均等にビットエラーが付加される。

【００４１】次に、一定期間Ｔ1 が経過すると、分周比
ＣがＣ2 （＝1000）に設定される。この場合、最初の擾
乱付加周期Ｌ2 において、擾乱対象ビット長Ａに含まれ
る先頭のビットデータＡ1 に対してエラービットが付加
されると、次の擾乱付加周期においては、その周期性か
ら、９・Ｘ≧１０００となる最小値Ｘ＝１１２より（10
00= 9 ×111 ＋1 ）、２番目のビットデータＡ2 にエラ
ービットが付加される。さらに、次の擾乱付加周期にお
いては、３番目のビットデータＡ3 にエラービットが付
加される。このように、擾乱付加周期が到来する毎に、
擾乱対象ビット長Ａに含まれる各ビットデータＡ1 〜Ａ
9 に順番にビットエラーが付加されていくので、全ての
ビットデータＡ1 〜Ａ9 に対して均等にビットエラーが
付加される。

【００４２】このように、規定ビット長Ｌと擾乱対象ビ
ット長Ａとが定まると、規定ビット長Ｌに近くて、かつ
擾乱対象ビット長Ａと互いに素となる値を実際の擾乱付
加ビット長Ｌ1 ．Ｌ2 に設定し、かつこの値を分周器４
ａに設定している。したがって、擾乱対象ビット長Ａに
含まれる各ビットデータＡ，…，ＡA には必ず均一にビ
ットエラーが付加される。その結果、被試験装置５に対
するより完全なエラー検出機能に対する試験を実施する
ことが可能となる。

【００４３】なお、実施例装置においては、規定ビット
長Ｌと擾乱対象ビット長Ａとの関係がＬ＝1000，Ａ＝９
およびＬ＝1000，Ａ＝256 の場合についてのみ説明した
が、例えば実際のＩＳＤＮにおけるＰＣＭ通信において
は、クロック信号ｂの周波数（伝送速度）ｆが1.544 Ｍ
Hzおよび2.048 ＭHzとなり、また、デジタル信号におけ
る１フレームのビット長（擾乱対象ビット長Ａ）は193
，256 となる。そして、規定ビット長Ｌを1000および1
000000 に設定した場合の、上述した各条件における各
測定周期Ｌ1 ，Ｌ2 は下表のようになる。

【００４４】

【表１】

【００４５】図３は本発明の他の実施例に係わるデジタ
ル信号の擾乱付加装置の概略構成を示すブロック図であ
る。図１に示す実施例装置と同一部分には同一符号が付
してある。したがって、重複する部分の詳細説明は省略
されている。

【００４６】この実施例においては、通常のデータ送信
装置２１から送出されデータ受信装置２２へ入力される
デジタル信号ａの信号路に実施例の擾乱付加装置１０が
備えられている。したがって、この実施例装置において
は、装置内に、デジタル信号ａから直接クロック信号ｂ
を再生するクロック信号再生回路２３が設けられてい
る。そして、このクロック信号再生回路２３で再生され
たクロック信号ｂが分周回路４ａへ入力される。

【００４７】このように構成された擾乱付加装置１０で
あっても、被試験装置としてのデータ受信装置２２へ入
力されるデジタル信号ａ1 に前述した条件で擾乱ビット
が付加されるので、図１の実施例とほぼ同様の効果を得
ることが可能である。

【００４８】

【発明の効果】以上説明したように本発明のデジタル信
号の擾乱付加装置によれば、分周器に設定する分周比で
示される実際の擾乱付加周期を一律に規定ビット長に設
定するのではなく、擾乱対象ビット長と互いに素である
関係を有し、かつ規定ビット長に等しいかまたは近傍値
になるように設定している。したがって、擾乱対象ビッ
ト長に含まれる全部のビットデータに対して必ず均等に
ビットエラーが付加され、このデジタル信号を用いた各
種のエラー検出試験の信頼性を向上できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるデジタル信号の擾
乱付加装置が組込まれた測定システムを示すブロック
図、

【図２】同実施例装置の擾乱付加回路を示す回路図、

【図３】本発明の他の実施例に係わるデジタル信号の
擾乱付加装置が組込まれた測定システムを示すブロック
図、

【図４】従来の擾乱付加装置が組込まれた測定システ
ムを示すブロック図、

【図５】一般的なデジタル信号を示すフレーム構成
図、

【図６】ＩＳＤＮ回線におけるデジタル信号を示すフ
レーム構成図。

【符号の説明】

１…試験信号発生回路、３…擾乱付加回路、４ａ…分周
回路、５…被試験装置、６…誤り測定装置、１０…擾乱
付加装置、１１…制御部、１２…分周比割付テーブル、
１３…条件設定部。

Claims

(57)【特許請求の範囲】

【請求項１】デジタル信号(a) のクロック信号(b) を
所定の分周比で分周する分周手段(4a)と、この分周手段
にて得られる分周クロック信号(d) に同期して前記デジ
タル信号に前記分周比で定まる一定ビット周期毎に擾乱
ビットを生じせしめる擾乱発生手段(3) とを備えたデジ
タル信号の擾乱付加装置において、前記分周比は、前記デジタル信号における擾乱ビットを
生じせしめる擾乱対象ビット長に対して互いに素である
関係を有し、かつ前記デジタル信号におけるエラー評価
用の規定ビット長に等しいか又は最も近い値であること
を特徴とするデジタル信号の擾乱付加装置。