JPS6239581B2 - - Google Patents
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- Publication number
- JPS6239581B2 JPS6239581B2 JP54151153A JP15115379A JPS6239581B2 JP S6239581 B2 JPS6239581 B2 JP S6239581B2 JP 54151153 A JP54151153 A JP 54151153A JP 15115379 A JP15115379 A JP 15115379A JP S6239581 B2 JPS6239581 B2 JP S6239581B2
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- Japan
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- code
- terminal
- loop
- under test
- circuit
- Prior art date
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- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 34
- 230000005540 biological transmission Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B17/00—Monitoring; Testing
- H04B17/40—Monitoring; Testing of relay systems
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
本発明はデータ伝送システムの試験を行うため
のループ構成方式に関する。
のループ構成方式に関する。
データ伝送システムにおいては、系の一部、例
えば、端末機器、モデムおよび回線等に障害が発
生する場合がある。このような場合、システムの
どの個所に障害が発生したか調査する必要があ
る。
えば、端末機器、モデムおよび回線等に障害が発
生する場合がある。このような場合、システムの
どの個所に障害が発生したか調査する必要があ
る。
従来、このような障害探索は、一方の端末側
（以下試験端末と呼ぶ）と遠隔端末のモデム等
（以下被試験端末と呼ぶ）との間をループ状に構
成し試験端末から被試験端末に送出された信号を
試験端末に折り返し返送することにより行なわれ
ている。
（以下試験端末と呼ぶ）と遠隔端末のモデム等
（以下被試験端末と呼ぶ）との間をループ状に構
成し試験端末から被試験端末に送出された信号を
試験端末に折り返し返送することにより行なわれ
ている。
このようなループ構成の方法としては、試験端
末から搬送波を断続送信し、被試験端末において
その断続回数を検出してループを構成する方法お
よび試験端末が符号を送信し被試験端末において
その符号を識別してループを構成する方法が知ら
れている。本発明は後者に適用される。
末から搬送波を断続送信し、被試験端末において
その断続回数を検出してループを構成する方法お
よび試験端末が符号を送信し被試験端末において
その符号を識別してループを構成する方法が知ら
れている。本発明は後者に適用される。
試験端末が被試験端末へループを構成させるた
めに送信する符号としては、一般にループを構成
するよう通知するループ構成符号と、マルチドロ
ツプシステム等のように被試験端末が多数ある場
合、その中の一つの被試験端末を指定するための
アドレス符号と、被試験端末がループを構成する
種類を示すモード符号とが用いられており、シス
テムによつて全ての符号が使用される。
めに送信する符号としては、一般にループを構成
するよう通知するループ構成符号と、マルチドロ
ツプシステム等のように被試験端末が多数ある場
合、その中の一つの被試験端末を指定するための
アドレス符号と、被試験端末がループを構成する
種類を示すモード符号とが用いられており、シス
テムによつて全ての符号が使用される。
ループ構成符号はある函数の０または１のスク
ランブル符号a1ビツトから構成され、アドレス符
号はアドレス指定の数によつて決定され、通常１
〜８ビツトで構成される。
ランブル符号a1ビツトから構成され、アドレス符
号はアドレス指定の数によつて決定され、通常１
〜８ビツトで構成される。
一般に試験端末が被試験端末にループ構成を行
なわせ試験を行う場合には、データ伝送が正常で
なくシステムに障害が発生した場合であるために
上述した符号が正確に送受信される保証はない。
このため、従来方式においては以下に述べるよう
な問題が生じる。すなわち、第１図に示すように
ループ構成符号a1、アドレス符号αおよびモード
符号βが送信され、被試験端末において、符号a1
ビツトのうちa2ビツトを検出した直後に伝送中に
符号a1に生じた１ビツトエラーを検出したとす
る。この場合従来方式では符号a1の残りのビツト
（a1−a2）をアドレス符号あるいはモード符号とし
て検出してしまう。このため前記検出ビートの符
号長a2が小さいと、データ伝送中のデータ信号が
ループ構成符号として誤検出され、a1＝a2とする
と、符号a1中のビツトエラーが多い場合には、ル
ープ構成ができなくなる。
なわせ試験を行う場合には、データ伝送が正常で
なくシステムに障害が発生した場合であるために
上述した符号が正確に送受信される保証はない。
このため、従来方式においては以下に述べるよう
な問題が生じる。すなわち、第１図に示すように
ループ構成符号a1、アドレス符号αおよびモード
符号βが送信され、被試験端末において、符号a1
ビツトのうちa2ビツトを検出した直後に伝送中に
符号a1に生じた１ビツトエラーを検出したとす
る。この場合従来方式では符号a1の残りのビツト
（a1−a2）をアドレス符号あるいはモード符号とし
て検出してしまう。このため前記検出ビートの符
号長a2が小さいと、データ伝送中のデータ信号が
ループ構成符号として誤検出され、a1＝a2とする
と、符号a1中のビツトエラーが多い場合には、ル
ープ構成ができなくなる。
本発明は上述の欠点を除去したデータ伝送シス
テムのループ構成方式を提供することにある。
テムのループ構成方式を提供することにある。
本発明はループ構成符号、アドレス符号および
モード符号をそれぞれ独立して検出する方式を採
用したことを特徴としている。
モード符号をそれぞれ独立して検出する方式を採
用したことを特徴としている。
次に図面を参照して本発明を詳細に説明する。
第２図は本発明の動作を示すタイムチヤートであ
る。第２図イは試験端末から送信された符号を示
し、a1はループ構成符号のビツト数、b1はアドレ
ス符号のビツト数、c1はアドレス符号の送信回
数、d1はモード符号のビツト数、e1はモード符号
の送信回数である。また、第２図ロは、被試験端
末がイに示す送信符号を検出した符号を示し、a2
はループ構成符号を連続して正しく検出した数、
C2はアドレス符号を正しく検出した数、e2はモー
ド符号を正しく検出した数を示す。
第２図は本発明の動作を示すタイムチヤートであ
る。第２図イは試験端末から送信された符号を示
し、a1はループ構成符号のビツト数、b1はアドレ
ス符号のビツト数、c1はアドレス符号の送信回
数、d1はモード符号のビツト数、e1はモード符号
の送信回数である。また、第２図ロは、被試験端
末がイに示す送信符号を検出した符号を示し、a2
はループ構成符号を連続して正しく検出した数、
C2はアドレス符号を正しく検出した数、e2はモー
ド符号を正しく検出した数を示す。
被試験端末がループ構成符号をa2ビツト以上ア
ドレス符号をc2回以上、モード符号をe2回以上そ
れぞれ検出すると被試験端末は正しくループを構
成できることになる。
ドレス符号をc2回以上、モード符号をe2回以上そ
れぞれ検出すると被試験端末は正しくループを構
成できることになる。
第３図は本発明の試験端末の送信部のブロツク
図である。送信部はループ構成を行うための信号
を受ける入力端子３０１と、ビツト速度のタイミ
ング信号を受ける入力端子３０２と、カウンター
シフトレジスタ及び論理回路等で構成されるタイ
マー３０３と、シフトレジスタおよび論理回路等
で構成されるスクランブル回路３０４と、スイツ
チおよびシフトレジスタ等で構成されるアドレス
符号作成回路３０５と、スイツチおよびシフトレ
ジスタ等で構成されるモード符号作成回路３０６
と、論理回路で構成される合成回路３０７と、送
信符号出力端子３０８とから構成されている。合
成回路３０７はアンド回路３０７１〜３０７３と
OR回路３０７４とから構成されている。端子３
０１に信号が入力されると、タイマー３０３は端
子３０２からのタイミング信号に従つて動作し、
まずスクランブル回路３０４で作成されたa1ビツ
トのループ構成符号がアンド回路３０７１及び
OR回路３０７４を経由して出力端子３０８に出
力される。a1ビツト送出後にタイマー３０３は、
アドレス符号作成回路３０５のゲートを開き、ア
ドレス符号b1ビツトをc1回アンド回路３０７２お
よびオア回路３０７４を経由して出力端子３０８
に出力する。次にタイマー３０３はモード符号作
成回路３０６のゲードを開き、モード符号d1ビツ
トをd1回出力端子３０８に出力する。
図である。送信部はループ構成を行うための信号
を受ける入力端子３０１と、ビツト速度のタイミ
ング信号を受ける入力端子３０２と、カウンター
シフトレジスタ及び論理回路等で構成されるタイ
マー３０３と、シフトレジスタおよび論理回路等
で構成されるスクランブル回路３０４と、スイツ
チおよびシフトレジスタ等で構成されるアドレス
符号作成回路３０５と、スイツチおよびシフトレ
ジスタ等で構成されるモード符号作成回路３０６
と、論理回路で構成される合成回路３０７と、送
信符号出力端子３０８とから構成されている。合
成回路３０７はアンド回路３０７１〜３０７３と
OR回路３０７４とから構成されている。端子３
０１に信号が入力されると、タイマー３０３は端
子３０２からのタイミング信号に従つて動作し、
まずスクランブル回路３０４で作成されたa1ビツ
トのループ構成符号がアンド回路３０７１及び
OR回路３０７４を経由して出力端子３０８に出
力される。a1ビツト送出後にタイマー３０３は、
アドレス符号作成回路３０５のゲートを開き、ア
ドレス符号b1ビツトをc1回アンド回路３０７２お
よびオア回路３０７４を経由して出力端子３０８
に出力する。次にタイマー３０３はモード符号作
成回路３０６のゲードを開き、モード符号d1ビツ
トをd1回出力端子３０８に出力する。
第４図は本発明の被試験端末の受信部の一例を
示すブロツク図である。
示すブロツク図である。
受信部は、受信符号の入力端子４０１と、ビツ
ト速度の受信タイミング信号入力端子４０２と、
シフトレジスタ、論理回路等で構成されるデイス
クランブル回路４０３と、それぞれカウンターお
よび論理回路等で構成されるカウンター回路４０
４，４０７，４１０および４１３と、カウンタ
ー、シフトレジスタおよび論理回路等で構成され
るタイマー４０５および４０８と、スイツチおよ
びシフトレジスタ論理回路等で構成される比較検
出回路４０６，４０９および４１２と、フリツ
プ・フロツプ、論理回路等で構成されるホールド
回路４１１および、４１４と、ループ構成の一つ
を指示する出力端子４１５と、ループ構成の他の
一つを指示する出力端子４１６とから構成されて
いる。端子４０１からの受信入力信号はデイスク
ランブル回路４０３でデイスクランブルされ０ま
たは１の連続回数をカウンター４０４がa2回数え
ると、タイマー４０５が比較検出回路４０６のゲ
ートを開き端子４０１からの入力信号にアドレス
符号b1があるかどうか比較検出し、カウンター４
０７がアドレス検出符号b1の回数をc2回数える
と、タイマー４０８が比較検出回路４０９および
４１２のゲートを開く。これらの検出回路４０
９，４１２は入力信号の中のモード符号を比較検
出し、カウンター４１０または４１３が符号d1の
検出をe2回行うと、ホールド回路４１１または４
１４を動作させ、端子４１５または４１６にルー
プ構成の指示を示す信号を出力する。
ト速度の受信タイミング信号入力端子４０２と、
シフトレジスタ、論理回路等で構成されるデイス
クランブル回路４０３と、それぞれカウンターお
よび論理回路等で構成されるカウンター回路４０
４，４０７，４１０および４１３と、カウンタ
ー、シフトレジスタおよび論理回路等で構成され
るタイマー４０５および４０８と、スイツチおよ
びシフトレジスタ論理回路等で構成される比較検
出回路４０６，４０９および４１２と、フリツ
プ・フロツプ、論理回路等で構成されるホールド
回路４１１および、４１４と、ループ構成の一つ
を指示する出力端子４１５と、ループ構成の他の
一つを指示する出力端子４１６とから構成されて
いる。端子４０１からの受信入力信号はデイスク
ランブル回路４０３でデイスクランブルされ０ま
たは１の連続回数をカウンター４０４がa2回数え
ると、タイマー４０５が比較検出回路４０６のゲ
ートを開き端子４０１からの入力信号にアドレス
符号b1があるかどうか比較検出し、カウンター４
０７がアドレス検出符号b1の回数をc2回数える
と、タイマー４０８が比較検出回路４０９および
４１２のゲートを開く。これらの検出回路４０
９，４１２は入力信号の中のモード符号を比較検
出し、カウンター４１０または４１３が符号d1の
検出をe2回行うと、ホールド回路４１１または４
１４を動作させ、端子４１５または４１６にルー
プ構成の指示を示す信号を出力する。
以上のように、データ伝送上多くの誤りが発生
した場合にも、本発明によつて被試験端末は正確
にループ構成を行うことができる。
した場合にも、本発明によつて被試験端末は正確
にループ構成を行うことができる。
第１図は従来方式の欠点を説明するタイムチヤ
ート、第２図は本発明の一実施例を説明するため
のタイムチヤートおよび第３図および第４図は本
発明の一実施例を示すブロツク図である。 第３図において、３０１，３０２は入力端子、
３０３はタイマー、３０４はスクランブル回路３
０５はアドレス符号作成回路３０６はモード符号
作成回路、３０７は合成回路、３０８は出力端
子、３０７１〜３０７３はアンド回路、３０７は
OR回路、第４図において４０１，４０２は入力
端子、４０３はデイスクランブル回路４０４，４
０７，４１０，４１３はカウンター、４０５，４
０８はタイマー、４０６，４０９，４１３は比較
検出回路、４１１，４１４はホールド回路、４１
５，４１６は出力端子。
ート、第２図は本発明の一実施例を説明するため
のタイムチヤートおよび第３図および第４図は本
発明の一実施例を示すブロツク図である。 第３図において、３０１，３０２は入力端子、
３０３はタイマー、３０４はスクランブル回路３
０５はアドレス符号作成回路３０６はモード符号
作成回路、３０７は合成回路、３０８は出力端
子、３０７１〜３０７３はアンド回路、３０７は
OR回路、第４図において４０１，４０２は入力
端子、４０３はデイスクランブル回路４０４，４
０７，４１０，４１３はカウンター、４０５，４
０８はタイマー、４０６，４０９，４１３は比較
検出回路、４１１，４１４はホールド回路、４１
５，４１６は出力端子。
Claims (1)
- １ データ伝送システムの試験を行うために試験
端末と少なくとも１個の遠隔の被試験端末との間
でループを構成するデータ伝送システムのループ
構成方式において、前記試験端末からループを構
成を通知するための“０”または“１”のa1個の
スクランブル信号と、前記被試験端末を指定する
ための各々がb1ビツトのC1個のアドレス符号
と、ループ構成の種類を指定するためのd1ビツト
のe1個のモード符号とをそれぞれ前記被試験端末
に送信し、前記被試験端末において、前記“０”
または“１”のa1個のスクランブル信号のうち、
a2（a1≧a2≧２）個と、前記c1個のアドレス符号
中のc2個と、前記e1個のモード符号中のe2個（e1
≧e2≧２）とがそれぞれ検出されたときにループ
を構成を行うようにしたことを特徴とするデータ
伝送システムのループ構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15115379A JPS5673946A (en) | 1979-11-21 | 1979-11-21 | Loop constituting system for data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15115379A JPS5673946A (en) | 1979-11-21 | 1979-11-21 | Loop constituting system for data transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5673946A JPS5673946A (en) | 1981-06-19 |
| JPS6239581B2 true JPS6239581B2 (ja) | 1987-08-24 |
Family
ID=15512508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15115379A Granted JPS5673946A (en) | 1979-11-21 | 1979-11-21 | Loop constituting system for data transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5673946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468214U (ja) * | 1990-10-24 | 1992-06-17 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740702B2 (ja) * | 1986-03-06 | 1995-05-01 | 日本電気株式会社 | リモ−トテスト回路 |
| JPS62252246A (ja) * | 1986-04-25 | 1987-11-04 | Nec Corp | リモ−トテスト回路 |
| JP2632764B2 (ja) * | 1992-10-01 | 1997-07-23 | ヤマハ発動機株式会社 | スクータ型車両の物入れ装置 |
-
1979
- 1979-11-21 JP JP15115379A patent/JPS5673946A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468214U (ja) * | 1990-10-24 | 1992-06-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5673946A (en) | 1981-06-19 |
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