JP2000151730A - 擬似エラー付加回路 - Google Patents
擬似エラー付加回路Info
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- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 ＰＳＫ変調シンボルデータに擬似エラーを付
加する擬似エラー付加回路を提供する。 【解決手段】 指定ビットエラーレートに基づく値がロ
ードされクロック信号をカウンタ１１で計数し、カウン
タ１１のキャリーにてＰＮデータ発生器２１からの出力
をシフトレジスタ２２に蓄積し、蓄積データとカウンタ
１１の計数値との一致時におけるＰＮ比較回路３の出力
をエラーパルスとし、エラーパルスを受けて、ＰＮデー
タ発生器４１からの出力に基づいてビットセレクタ４０
にてＰＳＫ変調シンボルデータ中でのエラーを付加する
ビットを無作為にビットエラーレートに基づく間隔で選
択し、インターリーブ後のＰＳＫ変調シンボルデータ中
の選択されたビットをビット反転回路５にて反転して出
力することより、エラーを付加する。
加する擬似エラー付加回路を提供する。 【解決手段】 指定ビットエラーレートに基づく値がロ
ードされクロック信号をカウンタ１１で計数し、カウン
タ１１のキャリーにてＰＮデータ発生器２１からの出力
をシフトレジスタ２２に蓄積し、蓄積データとカウンタ
１１の計数値との一致時におけるＰＮ比較回路３の出力
をエラーパルスとし、エラーパルスを受けて、ＰＮデー
タ発生器４１からの出力に基づいてビットセレクタ４０
にてＰＳＫ変調シンボルデータ中でのエラーを付加する
ビットを無作為にビットエラーレートに基づく間隔で選
択し、インターリーブ後のＰＳＫ変調シンボルデータ中
の選択されたビットをビット反転回路５にて反転して出
力することより、エラーを付加する。
Description
【０００１】
【発明の属する技術分野】本発明は擬似エラー付加回路
に関し、さらに詳細には、伝送路途中において生ずるビ
ットエラーを擬似的に発生させてＰＳＫ変調信号を復号
する復号器の性能チェックなどの利用することができる
擬似エラー付加回路に関する。
に関し、さらに詳細には、伝送路途中において生ずるビ
ットエラーを擬似的に発生させてＰＳＫ変調信号を復号
する復号器の性能チェックなどの利用することができる
擬似エラー付加回路に関する。
【０００２】
【従来の技術】例えば、デジタル放送において受信Ｃ／
Ｎの異なる複数の伝送方式を組み合わせて伝送する階層
化伝送方式として、ｍ相位相変調の時分割多重による階
層化伝送方式が知られている。しかるに放送信号は伝送
路中におけるノイズの影響を受ける。
Ｎの異なる複数の伝送方式を組み合わせて伝送する階層
化伝送方式として、ｍ相位相変調の時分割多重による階
層化伝送方式が知られている。しかるに放送信号は伝送
路中におけるノイズの影響を受ける。
【０００３】
【発明が解決しようとする課題】このため、デジタル放
送受信機における復号器の性能を試験するために、伝送
路中において生ずるエラーを擬似的に発生させ、擬似的
に発生させた擬似エラーが付加されたＰＳＫ変調シンボ
ルデータを復号器に供給して復号器の誤り訂正能力など
が充分な特性を備えているか否かを試験するための擬似
エラー付加回路が望まれている。しかしながら、従来こ
のような擬似エラー付加回路はなかった。
送受信機における復号器の性能を試験するために、伝送
路中において生ずるエラーを擬似的に発生させ、擬似的
に発生させた擬似エラーが付加されたＰＳＫ変調シンボ
ルデータを復号器に供給して復号器の誤り訂正能力など
が充分な特性を備えているか否かを試験するための擬似
エラー付加回路が望まれている。しかしながら、従来こ
のような擬似エラー付加回路はなかった。
【０００４】本発明は、ＰＳＫ変調シンボルデータに擬
似エラーを付加する擬似エラー付加回路を提供すること
を目的とする。
似エラーを付加する擬似エラー付加回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明の擬似エラー付加
回路は、インターリーブ後のＰＳＫ変調シンボルデータ
にビットエラーを付加することを特徴とする。
回路は、インターリーブ後のＰＳＫ変調シンボルデータ
にビットエラーを付加することを特徴とする。
【０００６】本発明の擬似エラー付加回路によれば、イ
ンターリーブ後のＰＳＫ変調シンボルデータにビットエ
ラーが付加されるため、復号器に供給することによって
復号器の性能をチェックすることができる。
ンターリーブ後のＰＳＫ変調シンボルデータにビットエ
ラーが付加されるため、復号器に供給することによって
復号器の性能をチェックすることができる。
【０００７】本発明の擬似エラー付加回路は、指定した
ビットエラーレートに基づく割合でエラーパルスを無作
為に発生するエラーパルス発生手段を備え、エラーパル
スに基づいてビットエラーを付加することを特徴とす
る。
ビットエラーレートに基づく割合でエラーパルスを無作
為に発生するエラーパルス発生手段を備え、エラーパル
スに基づいてビットエラーを付加することを特徴とす
る。
【０００８】本発明の擬似エラー付加回路によれば、指
定したビットエラーレートに基づく割合でエラーパルス
が無作為に発生させられ、エラーパルスに基づいてＰＳ
Ｋ変調シンボルデータにビットエラーが付加されるた
め、伝送路中におけるビットエラーを模擬することがで
きる。
定したビットエラーレートに基づく割合でエラーパルス
が無作為に発生させられ、エラーパルスに基づいてＰＳ
Ｋ変調シンボルデータにビットエラーが付加されるた
め、伝送路中におけるビットエラーを模擬することがで
きる。
【０００９】本発明の擬似エラー付加回路は、ＰＳＫ変
調シンボルデータ中のビットからエラーを付加するビッ
トをビットエラーレートに基づく割合で、無作為に選択
するビット選択手段を手段を備えたことを特徴とする。
調シンボルデータ中のビットからエラーを付加するビッ
トをビットエラーレートに基づく割合で、無作為に選択
するビット選択手段を手段を備えたことを特徴とする。
【００１０】本発明の擬似エラー付加回路によれば、エ
ラーが付加されるＰＳＫ変調シンボルデータ中のビット
がビットエラーレートに基づく割合で、無作為に選択さ
れるために、種々の伝送路中におけるビットエラーを模
擬することができる。
ラーが付加されるＰＳＫ変調シンボルデータ中のビット
がビットエラーレートに基づく割合で、無作為に選択さ
れるために、種々の伝送路中におけるビットエラーを模
擬することができる。
【００１１】
【発明の実施の形態】以下、本発明にかかる擬似エラー
付加回路を実施の形態によって説明する。
付加回路を実施の形態によって説明する。
【００１２】図１は本発明の実施の一形態にかかる擬似
エラー付加回路の構成を示すブロック図であり、本発明
の実施の一形態にかかる擬似エラー付加回路は８ＰＳＫ
変調、ＱＰＳＫ変調、ＢＰＳＫ変調の場合に対応するよ
うに構成した場合を例示している。
エラー付加回路の構成を示すブロック図であり、本発明
の実施の一形態にかかる擬似エラー付加回路は８ＰＳＫ
変調、ＱＰＳＫ変調、ＢＰＳＫ変調の場合に対応するよ
うに構成した場合を例示している。
【００１３】本発明の実施の一形態にかかる擬似エラー
付加回路は、外符号化である誤り訂正符号が付加され、
インターリーブされ、かつ内符号化である畳み込み符号
化がされて、ＰＳＫ変調シンボルデータ（ＰＳＫ変調シ
ンボルデータを単にシンボルデータとも記す）が入力さ
れて、無作為に擬似エラーを付加して出力する。
付加回路は、外符号化である誤り訂正符号が付加され、
インターリーブされ、かつ内符号化である畳み込み符号
化がされて、ＰＳＫ変調シンボルデータ（ＰＳＫ変調シ
ンボルデータを単にシンボルデータとも記す）が入力さ
れて、無作為に擬似エラーを付加して出力する。
【００１４】本発明の実施の一形態にかかる擬似エラー
付加回路は、クロック信号とビットエラーレート選択信
号を受けてビットエラーレートに基づくカウント値およ
びキャリーを送出するビットエラーレート指示回路１
と、ビットエラーレート指示回路１から出力されるキャ
リーを受けてＰＮデータを送出するＰＮデータ発生回路
２と、ビットエラーレート指示回路１から出力されるカ
ウント値とＰＮデータ発生回路２から出力されたＰＮデ
ータとを比較してエラーパルスを出力するＰＮ比較回路
３とを備えている。
付加回路は、クロック信号とビットエラーレート選択信
号を受けてビットエラーレートに基づくカウント値およ
びキャリーを送出するビットエラーレート指示回路１
と、ビットエラーレート指示回路１から出力されるキャ
リーを受けてＰＮデータを送出するＰＮデータ発生回路
２と、ビットエラーレート指示回路１から出力されるカ
ウント値とＰＮデータ発生回路２から出力されたＰＮデ
ータとを比較してエラーパルスを出力するＰＮ比較回路
３とを備えている。
【００１５】さらに、本発明の実施の一形態にかかる擬
似エラー付加回路は、エラーパルスを受けて指示された
変調モードに基づく反転指示信号を送出する変調モード
選択回路４と、反転指示信号とシンボルデータとを受け
てシンボルデータを選択的にビット反転させて擬似エラ
ーを加えるビット反転回路５とを備えている。
似エラー付加回路は、エラーパルスを受けて指示された
変調モードに基づく反転指示信号を送出する変調モード
選択回路４と、反転指示信号とシンボルデータとを受け
てシンボルデータを選択的にビット反転させて擬似エラ
ーを加えるビット反転回路５とを備えている。
【００１６】ビットエラーレート指示回路１は、選択さ
れたビットエラーレートに基づく値がプリセットされ
て、プリセット値までクロックパルスのアップカウント
を行うカウンタ１１と、カウンタ１１から出力されるキ
ャリー出力を入力して、選択されたビットエラーレート
に基づいて入力を選択するマルチプレクサ１２とを備
え、マルチプレクサ１２の出力をカウンタ１１に供給し
て選択されたビットエラーレートに基づくプリセットデ
ータをロードする。
れたビットエラーレートに基づく値がプリセットされ
て、プリセット値までクロックパルスのアップカウント
を行うカウンタ１１と、カウンタ１１から出力されるキ
ャリー出力を入力して、選択されたビットエラーレート
に基づいて入力を選択するマルチプレクサ１２とを備
え、マルチプレクサ１２の出力をカウンタ１１に供給し
て選択されたビットエラーレートに基づくプリセットデ
ータをロードする。
【００１７】したがって、ビットエラーレート指示回路
１では、例えばビットエラーレートとして１０の−３乗
のビットエラーレートが選択指示されているときは、０
〜９９９までの計数を行ない、カウンタ１１の計数値が
ＰＮ比較回路３へ送出されると共に、計数値が９９９に
達するとキャリーがマルチプレクサ１２から出力され
て、プリセットデータ９９９がプリセットされて、また
計数が繰り返されることになる。
１では、例えばビットエラーレートとして１０の−３乗
のビットエラーレートが選択指示されているときは、０
〜９９９までの計数を行ない、カウンタ１１の計数値が
ＰＮ比較回路３へ送出されると共に、計数値が９９９に
達するとキャリーがマルチプレクサ１２から出力され
て、プリセットデータ９９９がプリセットされて、また
計数が繰り返されることになる。
【００１８】ＰＮデータ発生回路２はＰＮデータ発生器
２１と、ビットエラーレート指示回路１のカウンタ１１
から出力されるキャリー出力でイネーブルされてＰＮデ
ータ発生器２１から出力されるＰＮデータを蓄えるシフ
トレジスタ２２とを備え、シフトレジスタ２２に蓄えら
れているＰＮデータをＰＮ比較回路３へ送出する。
２１と、ビットエラーレート指示回路１のカウンタ１１
から出力されるキャリー出力でイネーブルされてＰＮデ
ータ発生器２１から出力されるＰＮデータを蓄えるシフ
トレジスタ２２とを備え、シフトレジスタ２２に蓄えら
れているＰＮデータをＰＮ比較回路３へ送出する。
【００１９】したがって、ＰＮデータ発生回路２のシフ
トレジスタ２２では、ビットエラーレート指示回路１か
ら出力されるキャリー出力が入力されるまでは、そのキ
ャリー出力が入力される前までに蓄えられているＰＮデ
ータがＰＮ比較回路３へ送出される。そこで、上記の例
ではシフトレジスタ２２はカウンタ１１が９９９を計数
したときから、前に蓄えたＰＮデータに代わって新たに
ＰＮデータ発生器２１から出力されるＰＮデータを新た
に蓄えていくことになる。
トレジスタ２２では、ビットエラーレート指示回路１か
ら出力されるキャリー出力が入力されるまでは、そのキ
ャリー出力が入力される前までに蓄えられているＰＮデ
ータがＰＮ比較回路３へ送出される。そこで、上記の例
ではシフトレジスタ２２はカウンタ１１が９９９を計数
したときから、前に蓄えたＰＮデータに代わって新たに
ＰＮデータ発生器２１から出力されるＰＮデータを新た
に蓄えていくことになる。
【００２０】ＰＮ比較回路３は、ビットエラーレート指
示回路１のカウンタ１１から出力される計数値とＰＮデ
ータ発生回路２のシフトレジスタ２２から出力されるＰ
Ｎデータとを比較する比較器３１、３２、３３、…、３
ｎと、比較器３１、３２、３３、…、３ｎの比較出力を
ビットエラーレート選択指示信号に基づいて選択するマ
ルチプレクサ３０とを備え、選択されたビットエラーレ
ートに基づく比較器からの一致出力をエラーパルスとし
てマルチプレクサ３０から出力を送出する。
示回路１のカウンタ１１から出力される計数値とＰＮデ
ータ発生回路２のシフトレジスタ２２から出力されるＰ
Ｎデータとを比較する比較器３１、３２、３３、…、３
ｎと、比較器３１、３２、３３、…、３ｎの比較出力を
ビットエラーレート選択指示信号に基づいて選択するマ
ルチプレクサ３０とを備え、選択されたビットエラーレ
ートに基づく比較器からの一致出力をエラーパルスとし
てマルチプレクサ３０から出力を送出する。
【００２１】したがって、例えばビットエラーレートが
１０の−３乗に設定されているときにおいて、シフトレ
ジスタ２２に蓄えられているＰＮデータが７９１の場
合、カウンタ１１から出力される計数値が７９１（９９
９未満の値である）になったときに、ＰＮ比較回路３か
らエラーパルスが出力されることになる。このように０
〜９９９までの間に１回エラーパルスが無作為に出力さ
れる。
１０の−３乗に設定されているときにおいて、シフトレ
ジスタ２２に蓄えられているＰＮデータが７９１の場
合、カウンタ１１から出力される計数値が７９１（９９
９未満の値である）になったときに、ＰＮ比較回路３か
らエラーパルスが出力されることになる。このように０
〜９９９までの間に１回エラーパルスが無作為に出力さ
れる。
【００２２】これは設定されているビットエラーレート
１０の−３乗に対して１０の３乗回に１つのエラーパル
スが発生することを意味している。他のビットエラーレ
ートが選択されている場合も同様であって、ビットエラ
ーレートが１０の−５乗に設定されているときは、１０
の５乗回（０〜９９９９９）に１回エラーパルスが無作
為に出力される。
１０の−３乗に対して１０の３乗回に１つのエラーパル
スが発生することを意味している。他のビットエラーレ
ートが選択されている場合も同様であって、ビットエラ
ーレートが１０の−５乗に設定されているときは、１０
の５乗回（０〜９９９９９）に１回エラーパルスが無作
為に出力される。
【００２３】したがって、ビットエラーレート指示回路
１、ＰＮデータ発生回路２およびＰＮ比較回路３は指定
されたビットエラーレートに基づく割合でエラーパルス
を無作為に発生するエラーパルス発生手段を構成してい
ることになる。
１、ＰＮデータ発生回路２およびＰＮ比較回路３は指定
されたビットエラーレートに基づく割合でエラーパルス
を無作為に発生するエラーパルス発生手段を構成してい
ることになる。
【００２４】変調モード選択回路４は、図２に示すよう
に、エラーパルスを受けてＰＮデータであるエラー付加
ビット選択信号（エラー付加ビット選択信号をＰＮＳＥ
Ｌ１およびＰＮＳＥＬ０とも記し、２ビットを利用する
場合を例示する）を出力させるＰＮデータ発生器４１
と、ＰＮデータ発生器４１からの出力ＰＮデータを受け
てエラーを付加するビットを無作為にセレクトするビッ
トセレクタ４０と、エラーパルスとビットセレクタ４０
からの出力を入力とするアンドゲート４６ａ、４６ｂお
よび４６ｃとから構成されている。
に、エラーパルスを受けてＰＮデータであるエラー付加
ビット選択信号（エラー付加ビット選択信号をＰＮＳＥ
Ｌ１およびＰＮＳＥＬ０とも記し、２ビットを利用する
場合を例示する）を出力させるＰＮデータ発生器４１
と、ＰＮデータ発生器４１からの出力ＰＮデータを受け
てエラーを付加するビットを無作為にセレクトするビッ
トセレクタ４０と、エラーパルスとビットセレクタ４０
からの出力を入力とするアンドゲート４６ａ、４６ｂお
よび４６ｃとから構成されている。
【００２５】ビットセレクタ４０は、エラー付加ビット
選択信号ＰＮＳＥＬ０を論理反転させるインバータ４２
ａ、エラー付加ビット選択信号ＰＮＳＥＬ１を論理反転
させるインバータ４２ｂ、エラー付加ビット選択信号Ｐ
ＮＳＥＥ１を論理反転させるインバータ４２ｃ、インバ
ータ４２ａの出力とインバータ４２ｂの出力との論理積
演算をするアンドゲート４３ａと、エラー付加ビット選
択信号ＰＮＳＥＬ０とインバータ４２ｃの出力との論理
積演算をするアンドゲート４３ｂとを備えている。
選択信号ＰＮＳＥＬ０を論理反転させるインバータ４２
ａ、エラー付加ビット選択信号ＰＮＳＥＬ１を論理反転
させるインバータ４２ｂ、エラー付加ビット選択信号Ｐ
ＮＳＥＥ１を論理反転させるインバータ４２ｃ、インバ
ータ４２ａの出力とインバータ４２ｂの出力との論理積
演算をするアンドゲート４３ａと、エラー付加ビット選
択信号ＰＮＳＥＬ０とインバータ４２ｃの出力との論理
積演算をするアンドゲート４３ｂとを備えている。
【００２６】さらに、ビットセレクタ４０は、８ＰＳＫ
選択信号（８ＰＳＫ選択信号を８ＰＳＫＳＥＬとも記
す）とアンドゲート４３ａの出力とを論理積演算するア
ンドゲート４４ａと、エラー付加ビット選択信号ＰＮＳ
ＥＬ０とＱＰＳＫ選択信号（ＱＰＳＫ選択信号をＱＰＳ
ＫＳＥＬとも記す）とを論理積演算するアンドゲート４
４ｂおよび４４ｄと、８ＰＳＫ選択信号とアンドゲート
４３ｂの出力とを論理積演算するアンドゲート４４ｃ
と、エラー付加ビット選択信号ＰＮＳＥＬ１と８ＰＳＫ
選択信号とを論理積演算するアンドゲート４４ｅとを備
えている。
選択信号（８ＰＳＫ選択信号を８ＰＳＫＳＥＬとも記
す）とアンドゲート４３ａの出力とを論理積演算するア
ンドゲート４４ａと、エラー付加ビット選択信号ＰＮＳ
ＥＬ０とＱＰＳＫ選択信号（ＱＰＳＫ選択信号をＱＰＳ
ＫＳＥＬとも記す）とを論理積演算するアンドゲート４
４ｂおよび４４ｄと、８ＰＳＫ選択信号とアンドゲート
４３ｂの出力とを論理積演算するアンドゲート４４ｃ
と、エラー付加ビット選択信号ＰＮＳＥＬ１と８ＰＳＫ
選択信号とを論理積演算するアンドゲート４４ｅとを備
えている。
【００２７】またさらに、ビットセレクタ４０は、アン
ドゲート４４ａの出力とアンドゲート４４ｂの出力とＢ
ＰＳＫ選択信号（ＢＰＳＫ選択信号をＢＰＳＫＳＥＬと
も記す）との論理和演算をするオアゲート４５ａと、ア
ンドゲート４４ｃの出力とアンドゲート４４ｄの出力と
の論理和演算をするオアゲート４５ｂとを備え、オアゲ
ート４５ａの出力はアンドゲート４６ａへ送出し、オア
ゲート４５ｂの出力はアンドゲート４６ｂへ送出し、ア
ンドゲート４４ｅの出力はアンドゲート４６ｃへ送出し
て、ゲートが開かれたアンドゲート４６ａ、４６ｂ、４
６ｃからエラーパルスを出力させる。
ドゲート４４ａの出力とアンドゲート４４ｂの出力とＢ
ＰＳＫ選択信号（ＢＰＳＫ選択信号をＢＰＳＫＳＥＬと
も記す）との論理和演算をするオアゲート４５ａと、ア
ンドゲート４４ｃの出力とアンドゲート４４ｄの出力と
の論理和演算をするオアゲート４５ｂとを備え、オアゲ
ート４５ａの出力はアンドゲート４６ａへ送出し、オア
ゲート４５ｂの出力はアンドゲート４６ｂへ送出し、ア
ンドゲート４４ｅの出力はアンドゲート４６ｃへ送出し
て、ゲートが開かれたアンドゲート４６ａ、４６ｂ、４
６ｃからエラーパルスを出力させる。
【００２８】そこで、変調モード選択回路４の真理値表
は図３に示すようになる。すなわち変調モード選択信号
によって８ＰＳＫＳＥＬが選択されているときにおい
て、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥ
Ｌ０が〃００〃のときには、８ＰＳＫシンボルデータの
ＬＳＢにエラーが付加される場合であって、オアゲート
４５ａの出力が高電位になり、オアゲート４５ｂの出力
が低電位になり、アンドゲート４４ｅの出力が低電位に
なり、アンドゲート４６ａのみがゲートが開かれた状態
となり、８ＰＳＫシンボルデータのＬＳＢが選択された
状態になってエラーパルスがアンドゲート４６ａから出
力される。
は図３に示すようになる。すなわち変調モード選択信号
によって８ＰＳＫＳＥＬが選択されているときにおい
て、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥ
Ｌ０が〃００〃のときには、８ＰＳＫシンボルデータの
ＬＳＢにエラーが付加される場合であって、オアゲート
４５ａの出力が高電位になり、オアゲート４５ｂの出力
が低電位になり、アンドゲート４４ｅの出力が低電位に
なり、アンドゲート４６ａのみがゲートが開かれた状態
となり、８ＰＳＫシンボルデータのＬＳＢが選択された
状態になってエラーパルスがアンドゲート４６ａから出
力される。
【００２９】変調モード選択信号によって８ＰＳＫＳＥ
Ｌが選択されているときにおいて、エラー付加ビット選
択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃０１〃のときに
は、８ＰＳＫシンボルデータの２ビット目にエラーが付
加される場合であって、オアゲート４５ａの出力が低電
位になり、オアゲート４５ｂの出力が高電位になり、ア
ンドゲート４４ｅの出力が低電位になり、アンドゲート
４６ｂのみがゲートが開かれた状態となり、８ＰＳＫシ
ンボルデータの２ビット目が選択された状態になってエ
ラーパルスがアンドゲート４６ｂから出力される。
Ｌが選択されているときにおいて、エラー付加ビット選
択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃０１〃のときに
は、８ＰＳＫシンボルデータの２ビット目にエラーが付
加される場合であって、オアゲート４５ａの出力が低電
位になり、オアゲート４５ｂの出力が高電位になり、ア
ンドゲート４４ｅの出力が低電位になり、アンドゲート
４６ｂのみがゲートが開かれた状態となり、８ＰＳＫシ
ンボルデータの２ビット目が選択された状態になってエ
ラーパルスがアンドゲート４６ｂから出力される。
【００３０】変調モード選択信号によって８ＰＳＫＳＥ
Ｌが選択されているときにおいて、エラー付加ビット選
択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃１ｘ〃（ｘは〃
０〃、〃１〃の何れでもよい）のときには、８ＰＳＫシ
ンボルデータのＭＳＢにエラーが付加される場合であっ
て、オアゲート４５ａの出力が低電位になり、オアゲー
ト４５ｂの出力が低電位になり、アンドゲート４４ｅの
出力が高電位になり、アンドゲート４６ｃのみがゲート
が開かれた状態となり、８ＰＳＫシンボルデータのＭＳ
Ｂが選択された状態になってエラーパルスがアンドゲー
ト４６ｃから出力される。
Ｌが選択されているときにおいて、エラー付加ビット選
択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃１ｘ〃（ｘは〃
０〃、〃１〃の何れでもよい）のときには、８ＰＳＫシ
ンボルデータのＭＳＢにエラーが付加される場合であっ
て、オアゲート４５ａの出力が低電位になり、オアゲー
ト４５ｂの出力が低電位になり、アンドゲート４４ｅの
出力が高電位になり、アンドゲート４６ｃのみがゲート
が開かれた状態となり、８ＰＳＫシンボルデータのＭＳ
Ｂが選択された状態になってエラーパルスがアンドゲー
ト４６ｃから出力される。
【００３１】変調モード選択信号によってＱＰＳＫＳＥ
Ｌが選択されているときにおいて、エラー付加ビット選
択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ０〃のときに
は、ＱＰＳＫシンボルデータのＬＳＢにエラーが付加さ
れる場合であって、オアゲート４５ａの出力が高電位に
なり、オアゲート４５ｂの出力が低電位になり、アンド
ゲート４４ｅの出力が低電位になり、アンドゲート４６
ａのみがゲートが開かれた状態となり、ＱＰＳＫシンボ
ルデータのＬＳＢが選択された状態になってエラーパル
スがアンドゲート４６ａから出力される。
Ｌが選択されているときにおいて、エラー付加ビット選
択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ０〃のときに
は、ＱＰＳＫシンボルデータのＬＳＢにエラーが付加さ
れる場合であって、オアゲート４５ａの出力が高電位に
なり、オアゲート４５ｂの出力が低電位になり、アンド
ゲート４４ｅの出力が低電位になり、アンドゲート４６
ａのみがゲートが開かれた状態となり、ＱＰＳＫシンボ
ルデータのＬＳＢが選択された状態になってエラーパル
スがアンドゲート４６ａから出力される。
【００３２】変調モード選択信号によってＱＰＳＫが選
択されているときにおいて、エラー付加ビット選択信号
ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ１〃のときには、Ｑ
ＰＳＫシンボルデータのＭＳＢにエラーが付加される場
合であって、オアゲート４５ａの出力が低電位になり、
オアゲート４５ｂの出力が高電位になり、アンドゲート
４４ｅの出力が低電位になり、アンドゲート４６ｂのみ
がゲートが開かれた状態となり、ＱＰＳＫシンボルデー
タのＭＳＢが選択された状態になってエラーパルスがア
ンドゲート４６ｂから出力される。
択されているときにおいて、エラー付加ビット選択信号
ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ１〃のときには、Ｑ
ＰＳＫシンボルデータのＭＳＢにエラーが付加される場
合であって、オアゲート４５ａの出力が低電位になり、
オアゲート４５ｂの出力が高電位になり、アンドゲート
４４ｅの出力が低電位になり、アンドゲート４６ｂのみ
がゲートが開かれた状態となり、ＱＰＳＫシンボルデー
タのＭＳＢが選択された状態になってエラーパルスがア
ンドゲート４６ｂから出力される。
【００３３】変調モード選択信号によってＢＰＳＫＳＥ
Ｌが選択されているときにおいて、エラー付加ビット選
択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘｘ〃のときに
は、オアゲート４５ａの出力が高電位になり、オアゲー
ト４５ｂの出力が低電位になり、アンドゲート４４ｅの
出力が低電位になり、アンドゲート４６ａのみがゲート
が開かれた状態となり、エラーパルスがアンドゲート４
６ａから出力される。
Ｌが選択されているときにおいて、エラー付加ビット選
択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘｘ〃のときに
は、オアゲート４５ａの出力が高電位になり、オアゲー
ト４５ｂの出力が低電位になり、アンドゲート４４ｅの
出力が低電位になり、アンドゲート４６ａのみがゲート
が開かれた状態となり、エラーパルスがアンドゲート４
６ａから出力される。
【００３４】このようにして、変調モード選択回路４か
ら反転指示信号が出力される。この反転指示信号はＰＮ
データ発生器４１から出力されるＰＮデータに基づいて
エラーが付加されるビットが無作為に指示され、該指示
されたビットに対してエラーパルスが出力されることに
なる。
ら反転指示信号が出力される。この反転指示信号はＰＮ
データ発生器４１から出力されるＰＮデータに基づいて
エラーが付加されるビットが無作為に指示され、該指示
されたビットに対してエラーパルスが出力されることに
なる。
【００３５】したがって、変調モード選択回路４は、Ｐ
Ｎデータ発生器４１から出力されるＰＮデータに基づい
て、選択した変調モードに基づくシンボルデータ中のビ
ットから、エラーを付加するビットをビットエラーレー
トに基づく間隔で、無作為に選択するビット選択手段を
構成していることになる。
Ｎデータ発生器４１から出力されるＰＮデータに基づい
て、選択した変調モードに基づくシンボルデータ中のビ
ットから、エラーを付加するビットをビットエラーレー
トに基づく間隔で、無作為に選択するビット選択手段を
構成していることになる。
【００３６】ビット反転回路５は、図２に示すように、
シンボルデータが供給され、かつアンドゲート４６ａか
らの出力、アンドゲート４６ｂからの出力、アンドゲー
ト４６ｃからの出力が各別に入力される排他論理和回路
５１ａ、５１ｂ、５１ｃを備え、排他論理和回路５１
ａ、５１ｂ、５１ｃの出力をワイヤドオアされ、１ビッ
トだけ反転されてエラーが付加されたエラー付加シンボ
ルデータが出力される。
シンボルデータが供給され、かつアンドゲート４６ａか
らの出力、アンドゲート４６ｂからの出力、アンドゲー
ト４６ｃからの出力が各別に入力される排他論理和回路
５１ａ、５１ｂ、５１ｃを備え、排他論理和回路５１
ａ、５１ｂ、５１ｃの出力をワイヤドオアされ、１ビッ
トだけ反転されてエラーが付加されたエラー付加シンボ
ルデータが出力される。
【００３７】上記の本発明の実施の一形態にかかる擬似
エラー付加回路において、シンボルデータである８ＰＳ
Ｋ変調のベースバンド信号は位相面で、図４（ａ）に示
すようにマッピングされていて、シンボルを構成するビ
ットの組み合わせは（０、０、０）、（０、０、１）〜
（１、１、１）の８とおりであり、Ｉ−Ｑ平面上におい
て信号点配置０〜７に変換されている。同様に、図４
（ｂ）はＱＰＳＫ変調のベースバンド信号の信号点配置
を示し、シンボルを構成するビットの組み合わせは
（０、０）、（０、１）、（１、０）、（１、１）の４
とおりであり、Ｉ−Ｑ平面上において信号点配置０〜３
に変換されている。同様に、図４（ｃ）はＢＰＳＫ変調
のベースバンド信号の信号点配置を示し、シンボルを構
成するビットの組み合わせは（０）、（１）であり、信
号点配置０、１に変換されている。
エラー付加回路において、シンボルデータである８ＰＳ
Ｋ変調のベースバンド信号は位相面で、図４（ａ）に示
すようにマッピングされていて、シンボルを構成するビ
ットの組み合わせは（０、０、０）、（０、０、１）〜
（１、１、１）の８とおりであり、Ｉ−Ｑ平面上におい
て信号点配置０〜７に変換されている。同様に、図４
（ｂ）はＱＰＳＫ変調のベースバンド信号の信号点配置
を示し、シンボルを構成するビットの組み合わせは
（０、０）、（０、１）、（１、０）、（１、１）の４
とおりであり、Ｉ−Ｑ平面上において信号点配置０〜３
に変換されている。同様に、図４（ｃ）はＢＰＳＫ変調
のベースバンド信号の信号点配置を示し、シンボルを構
成するビットの組み合わせは（０）、（１）であり、信
号点配置０、１に変換されている。
【００３８】いま、８ＰＳＫ変調が選択されていて、シ
ンボルデータ〃１０１〃が入力されてくる場合を例に説
明する。この状態で、エラー付加ビット選択信号ＰＮＳ
ＥＬ１、ＰＮＳＥＬ０が〃１ｘ〃、すなわちＭＳＢが選
択されている場合は、シンボルデータ〃１０１〃のＭＳ
Ｂが反転されて〃００１〃に１ビット誤らされる。ま
た、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥ
Ｌ０が〃０１〃、すなわち２ビット目が選択されている
場合は、シンボルデータ〃１０１〃の２ビット目が反転
されて〃１１１〃に１ビット誤らされる。エラー付加ビ
ット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃００〃、
すなわちＬＳＢが選択されている場合は、シンボルデー
タ〃１０１〃のＬＳＢが反転されて〃１００〃に１ビッ
ト誤らされる。他のシンボルデータが入力されてきた場
合も同様に類推されよう。
ンボルデータ〃１０１〃が入力されてくる場合を例に説
明する。この状態で、エラー付加ビット選択信号ＰＮＳ
ＥＬ１、ＰＮＳＥＬ０が〃１ｘ〃、すなわちＭＳＢが選
択されている場合は、シンボルデータ〃１０１〃のＭＳ
Ｂが反転されて〃００１〃に１ビット誤らされる。ま
た、エラー付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥ
Ｌ０が〃０１〃、すなわち２ビット目が選択されている
場合は、シンボルデータ〃１０１〃の２ビット目が反転
されて〃１１１〃に１ビット誤らされる。エラー付加ビ
ット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃００〃、
すなわちＬＳＢが選択されている場合は、シンボルデー
タ〃１０１〃のＬＳＢが反転されて〃１００〃に１ビッ
ト誤らされる。他のシンボルデータが入力されてきた場
合も同様に類推されよう。
【００３９】いま、ＱＰＳＫ変調が選択されていて、シ
ンボルデータ〃０１〃が入力される場合を例に説明す
る。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ
１、ＰＮＳＥＬ０が〃ｘ１〃、すなわちＭＳＢが選択さ
れている場合は、シンボルデータ〃０１〃のＭＳＢが反
転されて〃１１〃に１ビット誤らされる。また、エラー
付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ
０〃、すなわちＬＳＢが選択されている場合は、シンボ
ルデータ〃０１〃のＬＳＢが反転されて〃００〃に１ビ
ット誤らされる。他のシンボルデータが入力されてきた
場合も同様に類推されよう。
ンボルデータ〃０１〃が入力される場合を例に説明す
る。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ
１、ＰＮＳＥＬ０が〃ｘ１〃、すなわちＭＳＢが選択さ
れている場合は、シンボルデータ〃０１〃のＭＳＢが反
転されて〃１１〃に１ビット誤らされる。また、エラー
付加ビット選択信号ＰＮＳＥＬ１、ＰＮＳＥＬ０が〃ｘ
０〃、すなわちＬＳＢが選択されている場合は、シンボ
ルデータ〃０１〃のＬＳＢが反転されて〃００〃に１ビ
ット誤らされる。他のシンボルデータが入力されてきた
場合も同様に類推されよう。
【００４０】いま、ＢＰＳＫ変調が選択されていて、シ
ンボルデータ〃１〃が入力されてくる場合を例に説明す
る。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ
１、ＰＮＳＥＬ０が〃ｘｘ〃に選択されている場合は、
シンボルデータ〃１〃が反転されて〃０〃に１ビット誤
らされる。また、シンボルデータ〃０〃が入力されてく
る場合は、シンボルデータ〃０〃が反転されて〃１〃に
１ビット誤らされる。
ンボルデータ〃１〃が入力されてくる場合を例に説明す
る。この状態で、エラー付加ビット選択信号ＰＮＳＥＬ
１、ＰＮＳＥＬ０が〃ｘｘ〃に選択されている場合は、
シンボルデータ〃１〃が反転されて〃０〃に１ビット誤
らされる。また、シンボルデータ〃０〃が入力されてく
る場合は、シンボルデータ〃０〃が反転されて〃１〃に
１ビット誤らされる。
【００４１】以上説明したように、本発明の実施の一形
態にかかる擬似エラー付加回路によれば、直接変調をせ
ずに、設定したビットエラーレートに基づく割合で、ベ
ースバンド信号上で無作為に選定したビットに、無作為
に擬似エラーが付加される。擬似エラーが付加されたシ
ンボルデータを復号器に供給して復号させることによっ
て、復号器の性能をチェックすることができる。この結
果、受信機の開発時に効果的な設計が行なえることにな
る。
態にかかる擬似エラー付加回路によれば、直接変調をせ
ずに、設定したビットエラーレートに基づく割合で、ベ
ースバンド信号上で無作為に選定したビットに、無作為
に擬似エラーが付加される。擬似エラーが付加されたシ
ンボルデータを復号器に供給して復号させることによっ
て、復号器の性能をチェックすることができる。この結
果、受信機の開発時に効果的な設計が行なえることにな
る。
【００４２】なお、本発明の実施の一形態にかかる擬似
エラー付加回路は、携帯電話機の場合にも利用できるこ
とは勿論である。
エラー付加回路は、携帯電話機の場合にも利用できるこ
とは勿論である。
【００４３】
【発明の効果】以上説明したように本発明にかかる擬似
エラー付加回路によれば、設定したビットエラーレート
に基づく割合で、ベースバンド信号上で擬似エラーを無
作為に選択されたビットに加えることができて、復号器
の性能チェックに使用することができる。
エラー付加回路によれば、設定したビットエラーレート
に基づく割合で、ベースバンド信号上で擬似エラーを無
作為に選択されたビットに加えることができて、復号器
の性能チェックに使用することができる。
【図１】本発明の実施の一形態にかかる擬似エラー付加
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】本発明の実施の一形態にかかる擬似エラー付加
回路中における変調モード選択回路およびビット反転回
路の構成を示すブロック図である。
回路中における変調モード選択回路およびビット反転回
路の構成を示すブロック図である。
【図３】本発明の実施の一形態にかかる擬似エラー付加
回路中における変調モード選択回路の真理値表である。
回路中における変調モード選択回路の真理値表である。
【図４】本発明の実施の一形態にかかる擬似エラー付加
回路に印加されるシンボルデータの信号点配置説明図で
ある。
回路に印加されるシンボルデータの信号点配置説明図で
ある。
【図５】本発明の実施の一形態にかかる擬似エラー付加
回路の作用の説明図である。
回路の作用の説明図である。
１ ビットエラーレート指示回路 ２ ＰＮデータ発生回路 ３ ＰＮ比較回路 ４ 変調モード選択回路 ５ ビット反転回路 ４０ ビットセレクタ ４１ ＰＮデータ発生器 ８ レベル変換回路 ９ Ｔフリップフロップセット回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白石 憲一 東京都渋谷区道玄坂１丁目14番６号 株式 会社ケンウッド内 (72)発明者 新城 壮一 東京都渋谷区道玄坂１丁目14番６号 株式 会社ケンウッド内 (72)発明者 堀井 昭浩 東京都渋谷区道玄坂１丁目14番６号 株式 会社ケンウッド内 Ｆターム(参考） 5K004 AA05 FA03 FA05 FA06 FD05 FF04 5K014 BA10 EA04 FA16
Claims (3)
- 【請求項１】インターリーブ後のＰＳＫ変調シンボルデ
ータにビットエラーを付加することを特徴とする擬似エ
ラー付加回路。 - 【請求項２】請求項１記載の擬似エラー付加回路におい
て、指定したビットエラーレートに基づく割合でエラー
パルスを無作為に発生するエラーパルス発生手段を備
え、エラーパルスに基づいてビットエラーを付加するこ
とを特徴とする擬似エラー付加回路。 - 【請求項３】請求項１記載の擬似エラー付加回路におい
て、ＰＳＫ変調シンボルデータ中のビットからエラーを
付加するビットをビットエラーレートに基づく割合で、
無作為に選択するビット選択手段を備えたことを特徴と
する擬似エラー付加回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32108698A JP3612660B2 (ja) | 1998-11-11 | 1998-11-11 | 擬似エラー付加回路 |
| DE1130865T DE1130865T1 (de) | 1998-11-11 | 1999-11-11 | Addierschaltung mit scheinfehlern |
| CA002349854A CA2349854C (en) | 1998-11-11 | 1999-11-11 | Dummy error addition circuit |
| EP99971981A EP1130865B1 (en) | 1998-11-11 | 1999-11-11 | Dummy error addition circuit |
| CNB998131393A CN1149800C (zh) | 1998-11-11 | 1999-11-11 | 仿真错误添加电路 |
| PCT/JP1999/006295 WO2000028709A1 (en) | 1998-11-11 | 1999-11-11 | Dummy error addition circuit |
| US09/807,029 US6772378B1 (en) | 1998-11-11 | 1999-11-11 | Dummy error addition circuit |
| DE69939835T DE69939835D1 (de) | 1998-11-11 | 1999-11-11 | Addierschaltung mit scheinfehlern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32108698A JP3612660B2 (ja) | 1998-11-11 | 1998-11-11 | 擬似エラー付加回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000151730A true JP2000151730A (ja) | 2000-05-30 |
| JP3612660B2 JP3612660B2 (ja) | 2005-01-19 |
Family
ID=18128668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32108698A Expired - Fee Related JP3612660B2 (ja) | 1998-11-11 | 1998-11-11 | 擬似エラー付加回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6772378B1 (ja) |
| EP (1) | EP1130865B1 (ja) |
| JP (1) | JP3612660B2 (ja) |
| CN (1) | CN1149800C (ja) |
| CA (1) | CA2349854C (ja) |
| DE (2) | DE1130865T1 (ja) |
| WO (1) | WO2000028709A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002022787A (ja) * | 2000-07-07 | 2002-01-23 | Dx Antenna Co Ltd | Ｃ／ｎ比測定装置及びｃ／ｎ比測定方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1149803C (zh) * | 2001-09-30 | 2004-05-12 | 华为技术有限公司 | 一种基于比特变换的数据重传方法 |
| TW200518074A (en) * | 2005-01-19 | 2005-06-01 | Via Tech Inc | Test compact disk and its manufacturing method |
| JP5157645B2 (ja) * | 2008-05-28 | 2013-03-06 | 日本電気株式会社 | 無線通信システム、制御用チャネル送信方法、及び、受信方法 |
| JP5101426B2 (ja) * | 2008-07-30 | 2012-12-19 | アンリツ株式会社 | ランダムエラー信号発生装置 |
| US8008748B2 (en) * | 2008-12-23 | 2011-08-30 | International Business Machines Corporation | Deep trench varactors |
| CN101761204B (zh) * | 2010-01-11 | 2011-06-15 | 南京工业大学 | 一种陶瓷墙地砖填缝方法 |
| FR3051086B1 (fr) * | 2016-05-04 | 2019-07-26 | Stmicroelectronics (Rousset) Sas | Circuit de comptage d'impulsions |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550620B2 (ja) | 1973-01-22 | 1980-12-19 | ||
| JPS57174958A (en) | 1981-04-21 | 1982-10-27 | Nec Corp | Pseudo error pulse inserting circuit |
| JPS6020659A (ja) * | 1983-07-15 | 1985-02-01 | Fujitsu Ltd | デジタルデ−タのエラ−ビツト発生器 |
| GB8421500D0 (en) * | 1984-08-24 | 1984-09-26 | British Telecomm | Error generation |
| JPS6211317A (ja) * | 1985-07-09 | 1987-01-20 | Fujitsu Ltd | 擬似ランダム誤りパタ−ン信号発生装置 |
| JPS63248242A (ja) * | 1987-04-03 | 1988-10-14 | Fujitsu Ltd | 誤り発生回路 |
| JPH0691518B2 (ja) | 1987-10-23 | 1994-11-14 | 日本電信電話株式会社 | ディジタル無線チャネルシミュレータ |
| JPH0371740A (ja) * | 1989-08-11 | 1991-03-27 | Nec Corp | 符号誤り付加回路 |
| JP3419484B2 (ja) * | 1992-03-30 | 2003-06-23 | 株式会社東芝 | 変調器、送信器 |
| JP3195826B2 (ja) | 1992-07-27 | 2001-08-06 | アンリツ株式会社 | デジタル信号の擾乱付加装置 |
| JPH08242259A (ja) | 1995-03-01 | 1996-09-17 | Advantest Corp | デジタル機器の試験装置及びその試験方法 |
| JP3557020B2 (ja) | 1995-11-07 | 2004-08-25 | 日本無線株式会社 | ディジタル通信用フェージングシミュレータ |
| JPH09321681A (ja) * | 1996-05-31 | 1997-12-12 | Fujitsu Ltd | 送信電力制御装置 |
-
1998
- 1998-11-11 JP JP32108698A patent/JP3612660B2/ja not_active Expired - Fee Related
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1999
- 1999-11-11 US US09/807,029 patent/US6772378B1/en not_active Expired - Fee Related
- 1999-11-11 CN CNB998131393A patent/CN1149800C/zh not_active Expired - Fee Related
- 1999-11-11 CA CA002349854A patent/CA2349854C/en not_active Expired - Fee Related
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- 1999-11-11 DE DE69939835T patent/DE69939835D1/de not_active Expired - Lifetime
- 1999-11-11 WO PCT/JP1999/006295 patent/WO2000028709A1/ja active Application Filing
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|---|---|---|---|---|
| JP2002022787A (ja) * | 2000-07-07 | 2002-01-23 | Dx Antenna Co Ltd | Ｃ／ｎ比測定装置及びｃ／ｎ比測定方法 |
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