WO2000028709A1 - Dummy error addition circuit - Google Patents

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WO2000028709A1
WO2000028709A1 PCT/JP1999/006295 JP9906295W WO0028709A1 WO 2000028709 A1 WO2000028709 A1 WO 2000028709A1 JP 9906295 W JP9906295 W JP 9906295W WO 0028709 A1 WO0028709 A1 WO 0028709A1
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bit
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symbol data
pseudo
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PCT/JP1999/006295
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Kenichi Ishihara
Kenichi Shiraishi
Soichi Shinjo
Akihiro Horii
Original Assignee
Kabushiki Kaisha Kenwood
Kenwood Tmi Corporation
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    • H04L1/24—Testing correct operation
    • H04L1/241—Testing correct operation using pseudo-errors

Definitions

  • the present invention relates to a pseudo error adding circuit, and more specifically, to a pseudo error that can use a performance check of a decoder for decoding a quadrature modulated signal by generating a bit error in a transmission path in a pseudo manner. It relates to an error adding circuit.
  • a hierarchical transmission scheme for transmitting a digital broadcast by combining a plurality of transmission schemes with different reception C / N a hierarchical transmission scheme based on time-division multiplexing of m-phase modulation is known. This method enables stable digital signal transmission, but if CZN deteriorates in the transmission path, it must be affected by noise due to bit errors.
  • An object of the present invention is to provide a pseudo error adding circuit for adding a pseudo error to various orthogonal modulation symbol data such as a PSK modulation symbol and a QAM modulation symbol data. Disclosure of the invention
  • the pseudo error adding circuit of the present invention adds a bit error to the orthogonal modulation symbol data. According to the pseudo error adding circuit of the present invention, a bit error is added to the orthogonal modulation symbol data.
  • the performance of the decoder can be checked by supplying it to the decoder.
  • the pseudo error adding circuit includes an error pulse generating means for randomly generating an error pulse at a rate based on a designated bit error rate, and adds a bit error based on the error pulse. Therefore, according to the pseudo error adding circuit of the present invention, error pulses are randomly generated at a rate based on the specified bit error rate, and a bit error is added to the quadrature modulation symbol data based on this error pulse. Therefore, it is possible to simulate bit errors in the transmission path.
  • the pseudo error adding circuit of the present invention includes bit selecting means for randomly selecting a bit to which an error is to be added from one bit in the orthogonal modulation symbol data, and the error adding circuit is provided. Since bit positions in the quadrature modulation symbol are randomly selected, bit errors in various transmission paths can be simulated.
  • the pseudo error adding circuit basically comprises a counting means for periodically generating a monotonically increasing or decreasing numerical value sequence, a random signal generating means for generating a random number value sequence, Means for comparing the output values of the means and the random signal generation means with each other and generating an error occurrence indication signal when both output values match, Means for adding a bit error to specific symbol data in the orthogonal symbol data sequence at the time when the error generation instruction signal is generated in response to the sequence and the error generation instruction signal.
  • the random number value output from the random signal generation means is updated every cycle of the numerical sequence output from the counter means.
  • a bit to which a bit error is to be added from the bits in the specific symbol data at the time when the error generation indication signal is generated in response to the quadrature modulation symbol data sequence and an error is generated in this bit.
  • Means for adding an error whereby a symbol data to be added with an error at an average period (based on a bit error rate specified in advance) from a given orthogonal modulation symbol data sequence is randomized. And an error is added to a bit at a specific bit position selected at random in the symbol data.
  • FIG. 1 is a block diagram showing a configuration of a pseudo error adding circuit according to one embodiment of the present invention.
  • FIG. 2 is a diagram showing a specific configuration example of a random number generator, a variable counter, and a comparator in the pseudo error adding circuit according to the embodiment of the present invention.
  • FIG. 3 is a diagram showing a specific configuration example of a modulation mode selection circuit and a bit inversion circuit in the pseudo error adding circuit according to one embodiment of the present invention.
  • FIG. 4 shows a pseudo error adding circuit according to an embodiment of the present invention.
  • 6 is a truth table of the modulation mode selection circuit in the first embodiment.
  • FIG. 5 is an explanatory diagram of signal point arrangement of symbol data applied to the pseudo error adding circuit according to one embodiment of the present invention.
  • FIG. 6 is an explanatory diagram of the operation of the pseudo error adding circuit according to one embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a pseudo error adding circuit according to one embodiment of the present invention.
  • the pseudo error adding circuit according to one embodiment of the present invention has 8 PSK modulation
  • FIG. 2 illustrates a case where a configuration is made to correspond to the case of QPSK modulation and BPSK modulation.
  • An object of the present invention is to provide a pseudo error adding circuit according to one embodiment of the present invention, in which a pseudo error is randomly added to a PSK modulation symbol and output.
  • an error correction code which is an outer code, is added to a broadcast information signal such as an audio signal or a data signal, and interleaving is performed.
  • a carrier of a predetermined frequency is modulated by PSK modulation symbol data obtained by performing a certain convolutional coding, and the modulated signal is radiated as a power supply into a wireless transmission medium.
  • the present invention simulates the occurrence of this error by assuming a bit error of a digital signal caused by transmission deterioration (for example, a decrease in C / N) in the wireless transmission medium. .
  • the pseudo error adding circuit is shown in FIG. As shown in the block diagram, it is output from the variable count 1 and the variable count 1 that receive the clock signal and the bit error rate select signal and transmit the count value and carry based on the bit error rate.
  • Random number generator that sends a sequence of random values in response to a carry
  • the pseudo error adding circuit includes a modulation mode selection circuit 4 that receives an error pulse and sends out an inversion instruction signal based on the indicated modulation mode;
  • a bit inversion circuit 5 for selectively inverting the bit of the symbol data in response to the symbol data and adding a pseudo error is provided.
  • Figure 2 shows a specific example of the configuration of the variable counter 1, random number generator 2, and comparator 3 that form part of the block (lower part) of the pseudo error adding circuit shown in Fig. 1. It is.
  • Roh 'Li Aburukaun evening 1 as a whole input CLK in response to the 0-2 4 11 - 1 4-bit binary count of the n performs the (maximum) counter evening 1 0 1 to 1 0 n and one of the n inputs XI to Xn according to the bit error rate selection instruction signal (code 0, 1, 2,..., n corresponding to the error rate) It consists of an n-input selector 11 that selects and outputs it as Y.
  • the random number generator 2 includes a PN data generator (PNG) 21 for generating a sequence of 4 n-bit pseudo-random numbers (PN) and a carry output from the selector 11 in the noble count 1.
  • PNG PN data generator
  • Comparator 3 has n 2-input comparators 3 0 — 1, 3 0 — 2, 3 0 — 3 (operating to generate a pulse when the values of the two inputs match) , ⁇ , 3 0 — n and the lower 4 bits of each of the binary 4 n-bit signals output from the random number generator 2 and the n-stage binary counter 1 0 — 1 to 1 0 — n , Lower 8 bits, lower 12 bits, ..., lower 4 n bits are input as comparators 30-1 to 30 — n, and the input bit error rate selection instruction signal An n-input selector that selects one output of n comparators 30 — 1 to 30 — n according to (codes l to n) and extracts it as an error generation indication signal (error pulse) 3 1
  • 1 0-2, 1 0 — 3,..., 1 0 — n are the carry (here, the “L” signal) at 2 ', 2 ⁇ 2
  • the code of the error selection instruction signal '' 3 '' is printed on the SEL terminal of the selector 11 in the variable count 1 and the selector 31 of the comparator 3. Be added.
  • the carry from the CO of the binary counters 10 — 3 is selected by the selector 11, extracted from the Y, and applied to all the binary counters 10 — 1 to 10 — n CL At the same time, this carry is applied to EN of the latch 22 in the random number generator 2. For this reason, Roh Li Aburukaun evening 1, 2 12 - 1 ends the count at and is initialized (Zerokaun Bok) in the next click lock point, then the same counter Bok is to be resumed.
  • the latch 22 in the random number generator 2 latches a new PN signal and outputs it to P1 to P4n. As described above, in the latch 22, the PN data stored before the carrier is input is transmitted until the carrier output from the No.
  • an error pulse is output randomly once every 10 ⁇ times (0 to 999... 99) on average. Will be done.
  • PNG which generates a pseudo random number sequence ⁇ ⁇ signal
  • an analog noise signal generated by thermal noise is converted into a digital random number sequence by AZD conversion It is of course possible to do so.
  • variable count 1, random number generator 2 and comparator 3 constitute an error pulse generating means that randomly generates an error pulse at a rate based on the bit error rate specified as a whole. Become.
  • the modulation mode selection circuit 4 outputs an error pulse as shown in FIG. PN data generation that outputs an error-added bit selection signal that is PN data (the error-added bit selection signal is also referred to as PNSEL 1 and PNSEL 0 and that uses two bits) Unit 41, a bit selector 40 that receives the PN data from the PN data generator 41, and randomly selects a bit to add an error, and outputs an error pulse and an output from the bit selector 40. It is composed of AND gates 46a, 46b and 46c as inputs.
  • the bit selector 40 has an inverter 42 a that logically inverts the error addition bit selection signal PNSEL 0, an inverter 4 2 b that logically inverts the error addition bit selection signal PNSEL 1, and an error addition.
  • Inverter 4 2c for logically inverting the bit selection signal PNSEL 1 and AND gate 4 3a for performing a logical AND operation between the output of inverter 4a and the output of inverter 4b.
  • An AND gate 43b for performing a logical AND operation between the error addition bit selection signal PNSEL0 and the output of the inverter 42c is provided.
  • the bit selector 40 includes an AND gate 44 a for performing an AND operation on the 8 PSK selection signal (the 8 PSK selection signal is also referred to as 8 PSKSEL) and an output of the AND gate 43 a, and an error AND gates 44 b and 44 d for AND operation of additional bit selection signal PNSEL 0 and QPSK selection signal (QPSK selection signal is also referred to as QPSKSEL), and 8 PSK selection signal and AND gate 43 b And an AND gate 44 e for performing an AND operation on the error addition bit selection signal PNSEL 1 and the 8 PSK selection signal.
  • the 8 PSK selection signal is also referred to as 8 PSKSEL
  • QPSKSEL QPSK selection signal
  • bit selector 40 performs an OR operation of an AND gate 44a output, an AND gate 44b output, and a BPSK selection signal (the BPSK selection signal is also referred to as BPSKSEL).
  • an OR gate 45b that performs a logical OR operation between the output of the AND gate 44c and the output of the AND gate 44d, and the output of the OR gate 45a is provided as an AND gate.
  • the output of OR gate 45b is sent to AND gate 46b, the output of AND gate 44e is sent to AND gate 46c, and the gate is output.
  • An error pulse is output from the opened AND gate 46a, 46b46c.
  • the truth table of the modulation mode selection circuit 4 is as shown in FIG. That is, when 8 PSKSEL is selected by the modulation mode selection signal, if the error addition bit selection signal PNSEL 1 or PNSEL 0 is '0 0', the error is added to the LSB of the 8 PSK symbol data.
  • the output of OR gate 45a becomes high potential
  • the output of OR gate 45b becomes low potential
  • the output of AND gate 44e becomes low potential
  • Only the gate 46a is in a state where the gate is opened, the LSB of the 8PSK symbol is selected, and an error pulse is output from the AND gate 46a.
  • the error added bit selection signal PNSEL 1 and PNSEL 0 output ⁇ 1 X ”(X may be either“ 0 ”or“ 1 ”) Occasionally, an error is added to the MSB of the 8PSK symbol data, and the output of OR gate 45a becomes low potential, the output of OR gate 45 becomes low potential, and the output of OR gate 45 becomes low potential. 4 The output of e becomes high potential, only the gate 46c is open, the MSB of 8PSK symbol data is selected, and an error pulse is output. Output from 6c.
  • the modulation mode selection circuit 4 outputs the inversion instruction signal.
  • the inversion instruction signal a bit to which an error is added is randomly specified based on the PN data output from the PN data generator 41, and an error pulse is output for the specified bit. That would be.
  • the modulation mode selection circuit 4 Based on the PN data output from the PN data generator 41, the modulation mode selection circuit 4 generates a bit for adding an error from the bits in the symbol data based on the selected modulation mode. This means that the bit selection means for randomly selecting the bits at intervals based on the bit error rate is configured.
  • the bit inverting circuit 5 is supplied with the symbol data, and outputs from the AND gate 46a, the output from the AND gate 46b, and the AND gate 46c. Output from the Other OR circuits 51a, 51, 51c are provided, and the error-added symbol data, which is obtained by inverting the exclusive OR circuits 51a, 51, 51c by one bit and adding an error, is added Is output.
  • the baseband signal of the 8PSK modulation which is the symbol data
  • FIG. 5 (a) shows the phase plane as shown in FIG. 5 (a).
  • FIG. 5 (b) shows the signal point arrangement of the baseband signal of QPSK modulation, and the combinations of the bits constituting the symbol are (0, 0), (0, 1), (1, 0). ), (1, 1), which are converted into signal point arrangements 0 to 3 on the I-Q plane.
  • FIG. 5 (c) shows the signal point arrangement of the baseband signal of the BPSK modulation.
  • the combination of the bits constituting the symbol is (0), (1), and the signal point arrangement 0, 1 Has been converted.
  • the error addition bit selection signals PNSEL 1 and PNSEL 0 are selected to “xx” If so, the symbol data “1" is inverted and erroneously changed to "0" by 1 bit. In addition, when the symbol data “0” is input, the symbol data “0” is inverted and 1 bit is erroneously converted to “1”.
  • the pseudo error adding circuit the pseudo error is added at random to the bits selected at random on the baseband signal at the rate based on the set bit error rate without direct modulation. By supplying the symbolized data to which the pseudo error has been added to the decoder and decoding it, the performance of the decoder can be checked. Effective design can be achieved.
  • the configuration and operation of the present invention have been described by taking as an example the addition of a bit error to 8 PSK, QPSK, and BPSK symbol data according to the modulation scheme employed in a digital broadcast receiver. Is not limited to only adding a bit error to the polyphase PSK symbol data.
  • the technical scope of the present invention is not limited to the above-described exemplary embodiment, and the present invention can be applied to error addition to multi-level quadrature modulation symbol data without departing from the principle. It should be understood that there is.
  • the pseudo error adding circuit according to the embodiment of the present invention can also be used for a portable telephone.
  • a pseudo error is added to a randomly selected bit on a baseband signal at a rate based on the set bit error rate. Can be used to check the performance of the decoder.

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Description

明 細 書 擬似エラー付加回路 技術分野
本発明は擬似エラー付加回路に関し、 さ らに詳細には、 伝送路途 中において生ずるビッ トエラーを擬似的に発生させて直交変調信号 を復号する復号器の性能チェッ クなどの利用することができる擬似 エラー付加回路に関する。
背景技術
例えば、 デジタル放送において受信 C / Nの異なる複数の伝送方 式を組み合わせて伝送する階層化伝送方式として、 m相位相変調の 時分割多重による階層化伝送方式が知られている。 この方式は、 安 定したデジタル信号伝送を可能とするが、 伝送路において C Z Nが 劣化した場合にはビッ 卜エラーによるノィズの影響を受けざるを得 ない。
このため、 デジタル放送受信機における復号器の性能を試験する ために、伝送路中において生ずるビッ トエラーを擬似的に発生させ、 擬似ビッ トエラーが付加された直交変調シンボルデ一夕を復号器に 供給して復号器の誤り訂正能力などが充分な特性を備えているか否 かを試験するための擬似エラー付加回路が望まれている。 しかしな がら、 従来このような擬似エラー付加回路は存在しなかった。
本発明は、 P S K変調シン.ボルデ一夕や Q A M変調シンボルデ一 夕をはじめとする各種直交変調シンボルデ一夕に擬似エラ一を付加 するための擬似エラー付加回路を提供することを目的とする。 発明の開示
本発明の擬似エラー付加回路は、 直交変調シンボルデ一夕にビッ トエラーを付加するものであり、 本発明の擬似エラー付加回路によ れば、 直交変調シンボルデ一夕にビッ 卜エラーが付加されるため、 復号器に供給することによって復号器の性能をチェックすることが できる。
本発明の擬似エラー付加回路は、 指定したビッ トエラーレー トに 基づく割合でエラーパルスを無作為に発生するエラーパルス発生手 投を備え、 エラーパルスに基づいてビッ トエラーを付加することを 特徴とする。 したがって、 本発明の擬似エラ一付加回路によれば、 指定したビッ トエラーレー トに基づく割合でエラーパルスが無作為 に発生させられ、 このエラーパルスに基づいて直交変調シンボルデ 一夕にビッ トエラ一が付加されるため、 伝送路中におけるビッ トェ ラーを模擬することができる。
さ らに、 本発明の擬似エラー付加回路は、 直交変調シンボルデ一 夕中の 1 ビッ 卜からエラーを付加すべきビッ トを無作為に選択する ビッ ト選択手段を備えており、 エラーが付加される直交変調シンポ ルデ一夕中のビッ ト位置が無作為に選択されるために、 種々の伝送 路中におけるビッ トエラーを模擬することができる。
本発明の擬似エラー付加回路は、 基本的に、 単調に増加もしく は 減少する数値の系列を周期的に発生するカウン夕手段と、 乱数値の 系列を発生するランダム信号発生手段と、 カウン夕手段とランダム 信号発生手段の出力値が互いに比較されて両出力値が一致する場合 にエラー発生指示信号を発生する手段と、 直交変調シンボルデータ 系列および該エラー発生指示信号に応答して、 該エラー発生指示信 号が発生した時点での、 該直交シンボルデ一夕系列中の特定のシン ボルデータにビッ トエラ一を付加する手段とを具備する。 そして、 該ランダム信号発生手段から出力される乱数値は、 該カウン夕手段 から出力される数値系列の周期毎に更新されるようになっており、 さ らに、 エラー発生指示信号、 乱数値系列および直交変調シンボル データ系列に応答して、 前記エラー発生指示信号が発生した時点で の特定のシンボルデ一夕中のビッ 卜からビッ トエラーを付加すべき ビッ 卜を選択してこのビッ 卜にエラーを付加する手段をも具備する, これにより、 所与の直交変調シンボルデ一夕系列から （予め指示さ れたビッ トエラ一レー トに基づく） 平均周期でエラーが付加される べきシンボルデ一夕が無作為に選択されるとともに、 そのシンボル データ中の無作為に選択される特定のビッ ト位置のビッ 卜にエラ一 が付加されることとなる。
図面の簡単な説明
第 1 図は、 本発明の実施の一形態にかかる擬似エラー付加回路の 構成を示すブロック図である。
第 2図は、 本発明の実施の一形態にかかる擬似エラ一付加回路中 における乱数発生器、 バリ アブルカウン夕および比較器の具体的構 成例を示す図である。
第 3図は、 本発明の実施の一形態にかかる擬似エラ一付加回路中 における変調モー ド選択回路.およびビッ ト反転回路の具体的構成例 を示す図である。
第 4図、 本発明の実施の一形態にかかる擬似エラー付加回路中に おける変調モー ド選択回路の真理値表である。
第 5図は、 本発明の実施の一形態にかかる擬似エラー付加回路に 印加されるシンボルデ一夕の信号点配置説明図である。
第 6 図は、 本発明の実施の一形態にかかる擬似エラー付加回路の 作用の説明図である。
発明の実施の形態
以下、 本発明にかかる擬似エラ一付加回路を実施の形態によって 説明する。
第 1 図は本発明の実施の一形態にかかる擬似エラー付加回路の構 成を示すブロック図であり、 本発明の実施の一形態にかかる擬似ェ ラー付加回路は直交変調のうち 8 P S K変調、 Q P S K変調、 B P S K変調の場合に対応するように構成した場合を例示している。 本発明の実施の一形態にかかる擬似エラー付加回路は、 P S K変 調シンボルデ一夕を対象として、 これに無作為に擬似エラーを付加 して出力することを目的とする。 前述した階層化伝送方式を採用す るデジタル放送においては、 音声信号やデータ信号などの放送用情 報信号に、 外符号化である誤り訂正符号を付加し、 イ ンターリーブ し、 かつ内符号化である畳み込み符号化を施すことにより得られる P S K変調シンボルデ一夕により 、 所定の周波数のキャ リ アを変調 しこの被変調信号が無線伝送媒体中に電源として放射される。 本発 明は、 この無線伝送媒体中での伝送劣化 （例えば、 C / Nの低下） に起因して生ずるデジタル信.号のビッ トエラーを想定してこのエラ 一の発生を模擬するものである。
本発明の実施の一形態にかかる擬似エラー付加回路は、 第 1 図の ブロック線図に示されるように、 クロック信号とビッ 卜エラーレー ト選択信号を受けてビッ トエラーレー トに基づく計数値およびキヤ リ一を送出するバリ アブルカウン夕 1 と、 ノ リ アブルカウン夕 1か ら出力されるキャ リーを受けて乱数値の系列を送出する乱数発生器
2 と、 バリ アブルカウン夕 1 から出力される計数値と乱数発生器 2 から出力される乱数値とを比較して、 両者が一致したときにエラー 発生のタイ ミ ングを指示する信号としてのエラ一パルスを出力する 比較器 3 とを備えている。
さ らに、 本発明の実施の一形態にかかる擬似エラー付加回路は、 エラーパルスを受けて指示された変調モー ドに基づく反転指示信号 を送出する変調モー ド選択回路 4 と、 反転指示信号とシンボルデ一 夕とを受けてシンボルデータを選択的にビッ ト反転させて擬似エラ 一を加えるビッ ト反転回路 5 とを備えている。
第 2図は、 第 1 図に示す擬似エラー付加回路の一部ブロ ック （下 側部分） を構成するバリ アブルカウン夕 1 、 乱数発生器 2および比 較器 3 の具体的構成例を示す図である。
ノ'リ アブルカウン夕 1 は、 全体として入力 C L Kに応動して 0 〜 2 4 11 - 1 (最大） のカウン トを遂行する n個の 4 ビッ ト 2進カウン 夕 1 0— 1 〜 1 0— nと、 ビッ トエラーレー ト選択指示信号 （エラ一 レー トに対応するコー ド 0 、 1 、 2 、 ···、 nの信号） に応じて n個 の入力 X I 〜 X nのうちの 1個を選択して Yとして出力する n入力 セレクタ 1 1 とからなる。 また、 乱数発生器 2 は、 4 n ビッ トの擬 似乱数 （ P N ) の系列を発生する P Nデータ発生器 （ P N G ) 2 1 と、 ノ リアブルカウン夕 1 内のセレクタ 1 1から出力されるキャ リー ( n個の 2進カウン夕のうちのいずれか 1個から出力されるキヤ リ 一） でイネ一ブルされて P Nデータ発生器 2 1から出力される P N データを蓄えるラッチ 2 2 とからなる。 さ らに、 比較.器 3は、 （ 2 つの入力の値が一致したときにパルスを発生するよう動作する） n 個の 2入力比較器 3 0 — 1 、 3 0 — 2、 3 0 — 3 , ···、 3 0 — nで あって、 乱数発生器 2および n段の 2進カウン夕 1 0 — 1〜 1 0 — nから出力される 2進 4 n ビッ ト信号のそれぞれ下 4 ビッ 卜、 下 8 ビッ ト、 下 1 2 ビッ ト、…、 下 4 n ビッ トをそれぞれ入力とする比 較器 3 0 - 1〜 3 0 — nと、 入力されるビッ 卜エラーレー ト選択指 示信号 （コー ド l〜 n ) に応じて n個の比較器 3 0 — 1〜 3 0 — n のうちの 1つの出力を選択してそれをエラ一発生指示信号 （エラー パルス） として取り出す n入力セレクタ 3 1 とからなる。 第 2図に 示される回路は、 ビッ トエラーレー ト と して 1 /24、 1 / 2 \ 1 / 212、 … 、 1 / 2411のいずれかを選択する場合を想定した構成であ る。 ノ 'リ アブルカウン夕 1 内の n個の 4 ビッ ト 2進カウン夕は、 前 段のキャ リー出力 C Oが後段のキャ リ ー入力 C I に次々 と伝達され るよう縦に n段接続され全体として 4 n ビッ ト 2進同期カウン夕を 形成している。 フルカウン 卜時に、 4 ビッ ト 2進カウン夕 1 0 — 1 、
1 0 - 2 , 1 0 — 3、 …、 1 0 — nは、 それぞれ 2 '、 2 \ 2 |2、 …、 24 nカウン 卜時にキャ リー （こ こでは " L " 信号） をそれぞれ の C Oから出力する。 一例として、 エラーレー ト 1 / 2 が選択さ れる場合の動作について以下で説明する。 この場合においては、 ェ ラ一レー ト選択指示信号のコー ド '' 3 " 力 バリ アブルカウン夕 1 内 のセレクタ 1 1および比較器 3内のセ レクタ 3 1 の S E L端子に印 加される。 このとき、 2進カウンタ 1 0 — 3の C Oからのキャ リー がセレクタ 1 1 により選択されてその Yから取り出され、 すべての 2進カウンタ 1 0 — 1〜 1 0 — nの C Lに印加されるとともに、 こ のキャ リーは乱数発生器 2内のラッチ 2 2の E Nに印加される。 こ のため、 ノ リ アブルカウン夕 1 は、 212— 1 でカウン トを終了し次 のク ロ ック時点で初期化 （ゼロカウン 卜） され、 次いで同じカウン 卜が再開されることとなる。 これと、 同時に乱数発生器 2内のラッ チ 2 2は新たな P N信号をラッチしてそれを P l〜 P 4 nに出力す る。 このように、 ラッチ 2 2では、 ノ 'リ アブルカウンタ 1から出力 されるキヤ リーが入力されるまでは、 そのキヤ リーが入力される前 までに蓄えられている P Nデータが送出される。 そこで、 上の例で はラッチ 2 2はバリ アブルカウン夕 1力 212— 1 を計数した次の時 点から、 前に蓄えた P Nデータに代わって新たに P Nデータ発生器 2 1から出力される P Nデ一夕を新たに蓄えていく ことになる。 さ らに、 比較器 3においては、 比較器 3内のセレクタ 3 1 により 比較器 3 0 — 3の出力が選択される こ ととなる （セ レク タ 3 1 の S E Lにコー ド " 3 〃 が入力されているため）。 このとき、 比較器 3 0 — 3には、 乱数発生器 2から出力される 4 n ビッ ト P Nデータ のうちの下 1 2 ピッ ト P 1から P 1 2および n段 2進カウン夕から 出力される 4 nビッ 卜のカウン ト値のうちの下 1 2 ビッ ト Q 1 〜Q 1 2が入力されている。 したがって、 0から 212— 1 までク ロ ッ ク 入力毎に増分される 1 2 ビッ小のカウン ト値と、 このカウン ト期間 中ラッチ 2 2により保持されている 1 2 ビッ 卜の乱数値 （ 0〜 2 12 一 1のうちの 1つの値） とが比較器 3 0 — 3で比較される ことにな る。 そして、 両入力値が 2 1 2 回に 1 回一致したときにパルスを出力 しそのパルスがセレクタ 3 1 を介してエラ一パルスとして取り出さ れることとなる。
したがって、 ビッ トエラーレー 卜力 1 / 2 1 2 に設定される場合に おいては、 平均して 2 ' 2 回に 1 回エラーパルスが無作為に比較器 3 から出力されることになる。 他のビッ 卜エラーレー トが選択されて いる場合も同様であって、 例えば、 ビッ トエラ一レー トが 1 / 2 8 および 1 / 2 4 nに設定される場合においては、 それぞれ 2 s回 （ 0 〜 2 8 - 1 ) および 2 4 π回 （ 0 〜 2 4 — 1 ) に 1 回エラーパルスが無 作為に出力される。
上述の回路構成例においては、 4 ビッ 卜 2進カウン夕を用いた力 、 1 0進カウン夕を用いることも当然可能であり、 この場合には、 ビ ッ トエラーレー トを 1 / 1 0 χ ( Ν = 1 、 2 、 3 、 …、 η ) のいず れかに設定でき、 この場合平均して 1 0 Ν回 （ 0 〜 9 9 9 … 9 9 ) に 1 回エラーパルスが無作為に出力されることとなる。 なお、 上述 の例では乱数発生器として、 擬似的な乱数系列である Ρ Ν信号を発 生する P N Gを用いたが、 熱雑音により発生するアナログノイズ信 号を A Z D変換してデジタル乱数系列を取り出すようにすることも 無論可能である。
したがって、 バリ アブルカウン夕 1 、 乱数発生器 2および比較器 3 は、 全体として指定されたビッ トエラーレー トに基づく割合でェ ラ一パルスを無作為に発生するエラーパルス発生手段を構成してい ることになる。
変調モー ド選択回路 4 は、 第 3 図に示すよう に、 エラ一パルスを 受けて P Nデ一夕であるエラ一付加ビッ ト選択信号 （エラ一付加ビ ッ ト選択信号を P N S E L 1 および P N S E L 0 とも記し、 2 ビッ トを利用する場合を例示する） を出力させる P Nデータ発生器 4 1 と、 P Nデータ発生器 4 1 からの出力 P Nデータを受けてエラ一を 付加するビッ 卜を無作為にセレク 卜するビッ トセレクタ 4 0 と、 ェ ラーパルスとビッ トセレクタ 4 0からの出力を入力とするアン ドゲ 一卜 4 6 a、 4 6 bおよび 4 6 c とから構成されている。
ビッ トセレクタ 4 0 は、 エラ一付加ビッ 卜選択信号 P N S E L 0 を論理反転させるイ ンバー夕 4 2 a、 エラ一付加ビッ ト選択信号 P N S E L 1 を論理反転させるイ ンバ一夕 4 2 b、 エラ一付加ビッ 卜 選択信号 P N S E L 1 を論理反転させるイ ンバー夕 4 2 c 、 イ ンバ 一夕 4 2 aの出力とイ ンバー夕 4 2 bの出力との論理積演算をする アン ドゲー ト 4 3 a と、 エラ一付加ビッ ト選択信号 P N S E L 0 と イ ンバー夕 4 2 c の出力との論理積演算をするアン ドゲー ト 4 3 b とを備えている。
さ らに、 ビッ トセレクタ 4 0 は、 8 P S K選択信号 （ 8 P S K選 択信号を 8 P S K S E L とも記す） とアン ドゲー ト 4 3 aの出力と を論理積演算するアン ドゲー ト 4 4 a と、 エラー付加ビッ ト選択信 号 P N S E L 0 と Q P S K選択信号 （Q P S K選択信号を Q P S K S E L とも記す） とを論理積演算するアン ドゲー ト 4 4 bおよび 4 4 d と、 8 P S K選択信号とアン ドゲー ト 4 3 bの出力とを論理積 演算するアン ドゲー ト 4 4 c -と、 エラー付加ビッ ト選択信号 P N S E L 1 と 8 P S K選択信号とを論理積演算するアン ドゲー ト 4 4 e とを備えている。 またさ らに、 ビッ トセレクタ 4 0は、 アン ドゲー ト 4 4 aの出力 とアン ドゲー ト 4 4 bの出力と B P S K選択信号 （ B P S K選択信 号を B P S K S E Lとも記す） との論理和演算をするオアゲ一 ト 4 5 aと、 アン ドゲー ト 4 4 cの出力とアン ドゲー ト 4 4 dの出力と の論理和演算をするオアゲー ト 4 5 b とを備え、 オアゲー ト 4 5 a の出力はアン ドゲー ト 4 6 aへ送出し、 オアゲー ト 4 5 bの出力は アン ドゲー ト 4 6 bへ送出し、 アン ドゲー ト 4 4 eの出力はアン ド ゲー ト 4 6 cへ送出して、 ゲー トが開かれたアン ドゲー ト 4 6 a、 4 6 b 4 6 cからエラーパルスを出力させる。
そこで、 変調モー ド選択回路 4の真理値表は第 4図に示すように なる。 すなわち変調モ一 ド選択信号によって 8 P S K S E Lが選択 されているときにおいて、エラ一付加ビッ ト選択信号 P N S E L 1 、 P N S E L 0力 ' 0 0 " のときには、 8 P S Kシンボルデ一夕の L S Bにエラ一が付加される場合であって、 オアゲ一 卜 4 5 aの出力 が高電位になり、 オアゲー ト 4 5 bの出力が低電位になり、 アン ド ゲー ト 4 4 eの出力が低電位になり、 アン ドゲー ト 4 6 aのみがゲ 一 卜が開かれた状態となり、 8 P S Kシンボルデ一夕の L S Bが選 択された状態になってエラーパルスがアン ドゲー ト 4 6 aから出力 される。
変調モー ド選択信号によって 8 P S K S E Lが選択されていると きにおいて、 エラー付加ビッ ト選択信号 P N S E L 1 、 P N S E L 0力 〃 0 1 " のときには、 8 P S Kシンボルデ一夕の 2 ビッ ト目に エラーが付加される場合であって、 オアゲー ト 4 5 aの出力が低電 位になり、 オアゲー ト 4 5 bの出力が高電位になり、 アン ドゲー ト 4 4 eの出力が低電位になり、 アン ドゲー ト 4 6 bのみがゲー トが 開かれた状態となり、 8 P S Kシンボルデ一夕の 2 ビッ 卜目が選択 された状態になってエラーパルスがアン ドゲー ト 4 6 bから出力さ れる。
変調モー ド選択信号によって 8 P S K S E Lが選択されていると きにおいて、 エラ一付加ピッ ト選択信号 P N S E L 1 、 P N S E L 0力 〃 1 X " ( Xは " 0 " 、 " 1 〃 の何れでもよい） のときには、 8 P S Kシンボルデ一夕の M S Bにエラ一が付加される場合であつ て、 オアゲー ト 4 5 aの出力が低電位になり、 オアゲー ト 4 5 の 出力が低電位になり、 アン ドゲー ト 4 4 eの出力が高電位になり、 アン ドゲー ト 4 6 cのみがゲー トが開かれた状態となり、 8 P S K シンボルデ一夕の M S Bが選択された状態になってエラ一パルスが アン ドゲー ト 4 6 cから出力される。
変調モー ド選択信号によって Q P S K S E Lが選択されていると きにおいて、 エラー付加ビッ ト選択信号 P N S E L 1 、 P N S E L 0力 ' 0 " のときには、 Q P S Kシンボルデ一夕の L S Bにエラ 一が付加される場合であって、 オアゲー ト 4 5 aの出力が高電位に なり、 オアゲー ト 4 5 bの出力が低電位になり、 アン ドゲー ト 4 4 eの出力が低電位になり、 アン ドゲー ト 4 6 aのみがゲー トが開か れた状態となり、 Q P S Kシンボルデ一夕の L S Bが選択された状 態になってエラ一パルスがアン ドゲー ト 4 6 aから出力される。 変調モ一 ド選択信号によって Q P S Kが選択されている ときに おいて、 エラ一付加ビッ ト選択信号 P N S E L 1 、 P N S E L 0が " 1 " のときには、 Q P S Kシンボルデ一夕の M S Bにエラーが 付加される場合であって、オアゲー ト 4 5 aの出力が低電位になり、 オアゲー ト 4 5 bの出力が高電位になり、 アン ドゲー ト 4 4 e の出 力が低電位になり、 アン ドゲー ト 4 6 bのみがゲー トが開かれた状 態となり、 Q P S Kシンボルデ一夕の M S Bが選択された状態にな つてエラ一パルスがアン ドゲー ト 4 6 bから出力される。
変調モー ド選択信号によって B P S K S E Lが選択されていると きにおいて、 エラ一付加ビッ ト選択信号 P N S E L 1 、 P N S E L 0が " X X " のときには、オアゲー ト 4 5 aの出力が高電位になり、 オアゲー ト 4 5 bの出力が低電位になり、 アン ドゲー ト 4 4 e の出 力が低電位になり、 アン ドゲー ト 4 6 aのみがゲー トが開かれた状 態となり、 エラーパルスがアン ドゲー ト 4 6 aから出力される。
このようにして、 変調モー ド選択回路 4から反転指示信号が出力 される。 この反転指示信号は P Nデータ発生器 4 1 から出力される P Nデータに基づいてエラーが付加される ビッ トが無作為に指示さ れ、 該指示されたビッ 卜に対してエラーパルスが出力されることに なる。
したがって、 変調モー ド選択回路 4は、 P Nデータ発生器 4 1 か ら出力される P Nデータに基づいて、 選択した変調モー ドに基づく シンボルデ一夕中のビッ 卜から、 エラ一を付加する ビッ 卜をビッ 卜 エラーレー トに基づく間隔で、 無作為に選択するビッ ト選択手段を 構成していることになる。
ビッ ト反転回路 5 は、 第 3 -図に示すように、 シンボルデータが供 給され、 かつアン ドゲー ト 4 6 aからの出力、 アン ドゲー ト 4 6 b からの出力、 アン ドゲー ト 4 6 cからの出力が各別に入力される排 他論理和回路 5 1 a、 5 1 , 5 1 c を備え、 排他論理和回路 5 1 a、 5 1 , 5 1 cから 1 ビッ トだけ反転されてエラーが付加され たエラー付加シンボルデ一夕が出力される。
上記の本発明の実施の一形態にかかる擬似エラー付加回路におい て、 シンボルデ一夕である 8 P S K変調のベースバン ド信号は位相 面で、 第 5図（a)に示すようにマッ ピングされていて、 シンボルを 構成するビッ トの組み合わせは （ 0、 0、 0 )、 （ 0、 0、 1 ) 〜 （ 1， 1 、 1 ) の 8 とおりであり、 I 一 Q平面上において信号点配置 0〜 7 に変換されている。 同様に、 第 5図（b)は Q P S K変調のベース バン ド信号の信号点配置を示し、 シンボルを構成するビッ 卜の組み 合わせは （ 0、 0 )、 （ 0、 1 )、 （ 1 、 0 )、 （ 1 、 1 ) の 4 とおりで あり、 I 一 Q平面上において信号点配置 0〜 3に変換されている。 同様に、 第 5図（ c )は B P S K変調のベースバン ド信号の信号点配 置を示し、 シンボルを構成する ビッ トの組み合わせは （ 0 )、 （ 1 ) であり、 信号点配置 0、 1 に変換されている。
いま、 8 P S K変調が選択されていて、 シンボルデータ " 1 0 1 " が入力されてく る場合を例に説明する。 この状態で、 エラ一付加 ビッ ト選択信号 P N S E L 1 、 P N S E L 0力 〃 1 X " 、 すなわち M S Bが選択されている場合は、 シンボルデ一夕 " 1 0 1 〃 の M S Bが反転されて " 0 0 1 " に 1 ビッ ト誤らされる。 また、 エラー付 カロビッ ト選択信号 P N S E L 1 、 P N S E L 0が " 0 1 〃 、 すなわ ち 2 ビッ ト目が選択されてい-る場合は、 シンボルデータ 〃 1 0 1 〃 の 2 ビッ ト目が反転されて " 1 1 1 " に 1 ビッ ト誤らされる。 エラ 一付加ビッ ト選択信号 P N S E L 1 、 P N S E L 0力 ' 0 0 " 、 す なわち L S Bが選択されている場合は、 シンボルデ一夕 " 1 0 1 " の L S Bが反転されて 〃 1 0 0 " に 1 ビッ ト誤らされる。 他のシン ボルデ一夕が入力されてきた場合も同様に類推されよう。
いま、 Q P S K変調が選択されていて、 シンボルデ一夕 " 0 1 " が入力される場合を例に説明する。 この状態で、 エラー付加ビッ ト 選択信号 P N S E L 1、 P N S E L 0カS " x l " 、 すなわち M S B が選択されている場合は、 シンボルデ一夕 " 0 1 " の M S Bが反転 されて " 1 1 ' ' に 1 ビッ ト誤らされる。 また、 エラ一付加ビッ ト選 択信号 P N S E L 1 、 P N S E L 0力 " X 0 " 、 すなわち L S Bが 選択されている場合は、 シンボルデ一夕 〃 0 1 " の L S Bが反転さ れて " 0 0 " に 1 ビッ ト誤らされる。 他のシンボルデ一夕が入力さ れてきた場合も同様に類推されよう。
いま、 B P S K変調が選択されていて、 シンボルデ一夕 " 1 〃 が 入力されてく る場合を例に説明する。 この状態で、 エラ一付加ビッ ト選択信号 P N S E L 1 、 P N S E L 0が " x x " に選択されてい る場合は、 シンボルデ一夕 " 1 " が反転されて '' 0 " に 1 ビッ ト誤 らされる。 また、 シンボルデ一夕 〃 0 〃 が入力されてく る場合は、 シンボルデ一夕 " 0 〃 が反転されて 〃 1 〃 に 1 ビッ ト誤らされる。 以上説明したように、 本究明の実施の一形態にかかる擬似エラー 付加回路によれば、 直接変調をせずに、 設定したビッ トエラ一レー 卜に基づく割合で、 ベースバン ド信号上で無作為に選定したビッ ト に、 無作為に擬似エラーが付加される。 擬似エラーが付加されたシ ンボルデ一夕を復号器に供給して復号させることによって、 復号器 の性能をチェッ クすることができる。 この結果、 受信機の開発時に 効果的な設計が行なえることになる。
以上、 もっぱらデジタル放送受信機において採用されている変調 方式にかかる 8 P S K 、 Q P S Kおよび B P S Kシンボルデ一夕に 対するビッ トエラー付加を例に取り上げて本発明の構成および動作 について説明したが、 本発明の適用は、 多相 P S Kシンボルデ一夕 へのビッ トエラー付加のみに限定されるものではない。 本発明の技 術的範囲は、 上記例示的な実施例に限定されるべきものではなく 、 本発明は、 その原理から逸脱することなく多値直交変調シンボルデ 一夕へのエラー付加に適用可能であると解すべきである。
また、 本発明の実施の一形態にかかる擬似エラー付加回路は、 携 帯電話機の場合にも利用できることは勿論である。
産業上の利用可能性
以上説明したように、 本発明にかかる擬似エラー付加回路によれ ば、 設定したビッ トエラ一レー トに基づく割合で、 ベースバン ド信 号上で擬似エラーを無作為に選択されたビッ トに加えることができ て、 復号器の性能チェッ クに使用することができる。

Claims

請 求 の 範 囲
. 直交変調シンボルデ一夕にビッ トエラーを付加することを特徴 とする擬似エラー付加回路。
. 請求項 1記載の擬似エラ一付加回路において、 指定されたビッ 卜エラーレー トに基づく割合でエラ一パルスを無作為に発生する エラーパルス発生手投を備え、 エラーパルスに基づいてビッ トェ ラーを付加することを特徴とする擬似エラー付加回路。
. 請求項 1記載の擬似エラー付加回路において、 エラーを付加す べきビッ トを直交変調シンボルデ一夕中のビッ 卜から無作為に選 択するビッ ト選択手段を備えたことを特徴とする擬似エラ一付加 回路。
. 単調に増加もしく は減少する数値の系列を周期的に発生する力 ゥン夕手段と、
乱数値の系列を発生するランダム信号発生手段と、
該カウン夕手段の出力値と、 該ランダム信号発生手段の出力値 とを比較して、 両出力値が一致したときにエラー発生指示信号を 出力する手段と、
所与の直交変調シンボルデータ系列および該エラー発生指示信 号に応答して、 該エラー発生指示信号が発生した時点での、 該直 交シンボルデ一夕系列中の特定のシンボルデ一夕にビッ トエラ一 を付加する手段とを含む擬似エラー付加回路。
. ランダム信号発生手段から、 出力される乱数値は、 該カウン夕 手段から出力される数値系列の周期毎に更新されるようになって いる請求項 4に記載の擬似エラー付加回路。
. 該エラー発生指示信号、 乱数値系列および該直交変調シンポル デ一夕系列に応答して、 該エラー発生指示信号が出力された時点 での特定のシンボルデ一夕中のビッ 卜から、 ビッ トエラーを付加 すべきビッ トを選択してこのビッ 卜にエラ一を付加する手段をさ らに含む請求項 5又は 6 に記載の擬似エラー付加回路。
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