CN101379619B - 包括沟槽电容器和沟槽电阻器的半导体结构及其制造方法 - Google Patents

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Abstract

一种结构和该结构的制造方法使用用于沟槽电容器的电容器沟槽(CT)和用于沟槽电阻器的电阻器沟槽(RT)。该结构典型地是半导体结构。在第一实例中，电容器沟槽(CT)具有比电阻器沟槽(RT)更窄的线宽尺寸(LWC)。沟槽线宽差异提供了制造沟槽电容器和沟道电阻器的有效方法。在第二实例中，沟槽电阻器包括在电阻器沟槽(RT)的外围的导体材料(18a、18b)和在电阻器沟槽(RT)的中心部分的电阻材料(20)。

Description

包括沟槽电容器和沟槽电阻器的半导体结构及其制造方法
技术领域
本发明总体涉及半导体结构内的电容器和电阻器。更具体地，本发明涉及在半导体结构内高效制造的电容器和电阻器。
背景技术
除了使用晶体管和二极管作为半导体电路内的有源器件之外，通常也使用电容器结合电阻器作为半导体电路内的无源器件。在某些情况下，电容器结合电阻器可以用于提供谐振电路。此外，在“芯片上系统(system-on-chip)”电路中也通常使用电容器和电阻器的组合，该“芯片上系统”电路通过在单个半导体衬底上集成模拟器件、数字器件和无源器件而得到。
虽然在芯片上系统和应用的情形中使用电容器结合电阻器的半导体电路的设计和开发是常见的，与其他半导体电路一致，它们也受到在提高或保持器件性能水平的同时对缩小器件和结构尺寸的持续需要的影响。为此，例如电容器和电阻器的无源器件通常在深沟槽电容器和深沟槽电阻器的情形中实施。深沟槽电容器和深沟槽电阻器的特征是在例如半导体衬底的衬底上投影的区域尺寸为约100至约200纳米(nm)。在例如半导体衬底的衬底中它们还具有约5至约10微米的深度。
在美国专利No.5352923中，Boyd等教导了在集成电路中的沟槽电阻器以及制造该沟槽电阻器的方法。在该’923专利中披露的沟槽电阻器和方法采用了在一对接触部分处的线宽大于在中心部分的线宽的电阻器沟槽，该电阻器沟槽将该对接触部分分离开。
在美国专利No.6528383中，Chakravarti等教导了包括深沟槽电容器和深沟槽电阻器的半导体结构及其制造方法。用于深沟槽电容器和深沟槽电阻器的一对深沟槽在单个半导体衬底中被同时蚀刻。
由于半导体器件性能需求注定提高，而半导体器件和结构尺寸也注定缩小，所以提供尺寸缩小、性能提高的半导体器件和结构的需求将持续存在。
发明内容
本发明提供了在单个衬底上包括沟槽电容器结合沟槽电阻器的一对结构及所述结构之一的制造方法。在该结构之一中，用于沟槽电容器的电容器沟槽具有比用于沟槽电阻器的沟槽更小的线宽尺寸。在其它结构和方法中，沟槽电阻器包括：(1)导体材料层，不接触包括电阻器沟槽的导体区域；和(2)电阻材料层，不接触包括电阻器沟槽的导体区域。
发明的结构典型地为半导体结构，尽管前述结构和方法不必须产生半导体结构(即，该结构和方法可使用除半导体衬底之外的衬底)。
依照本发明的第一结构包括位于单个衬底中的沟槽电容器和沟槽电阻器。用于沟槽电容器的电容器沟槽具有比用于沟槽电阻器的沟槽更小的线宽尺寸。
依照本发明的第二结构包括衬底，该衬底包括位于其中的电容器沟槽和电阻器沟槽。电容器沟槽和电阻器沟槽中的每个还包括位于其侧壁和底部的至少之一中的导体区域。该结构还包括电介质材料层，其完全覆盖电容器沟槽中的导体区域，但不完全覆盖电阻器沟槽中的导体区域。该结构还包括位于电介质材料层上方的导体材料层，其完全填充电容器沟槽但不完全填充电阻器沟槽并且不接触其中的导体区域。最后，该结构包括电阻材料层，定位为填充电阻器沟槽并且接触其中的导体区域。
依照本发明的方法用于在衬底中形成电容器沟槽和电阻器沟槽。电容器沟槽和电阻器沟槽中的每个包括位于其侧壁和底部的至少之一中的导体区域。该方法还用于形成电介质材料层以完全覆盖电容器沟槽中的导体区域但不完全覆盖电阻器沟槽中的导体区域。该方法还用于形成位于电介质材料层上的导体材料层并且完全填充电容器沟槽但不完全填充电阻器沟槽以及留下被暴露且不接触其中的导体区域。最后，该方法用于形成电阻材料层以填充电阻器沟槽且接触其中的导体区域。
附图说明
本发明的目的、特征和优点在具体实施方式的上下文中得到理解，如下文所述。具体实施方式在形成此公开的实质部分的附图的情况中得到理解，附图中：
图1至图4示出一系列示意截面图，其示出制造半导体结构的进展阶段的结果，该半导体结构包括根据本发明第一实施例的沟槽电容器和沟槽电阻器。
图5至图8示出一系列示意截面图，其示出制造半导体结构的进展阶段的结果，该半导体结构包括根据本发明第二实施例的沟槽电容器和沟槽电阻器。
图9至图11示出一系列示意截面图，其示出用于互连根据本发明第一实施例的沟槽电容器和沟槽电阻器的第一实施例的进展阶段。
图12至图14示出一系列示意截面图，其示出用于互连根据本发明第一实施例的沟槽电容器和沟槽电阻器互连的第二实施例的进展阶段。
图15至图16示出一对示意截面图，其示出用于互连根据本发明第一实施例的沟槽电容器和沟槽电阻器互连的第三实施例的进展阶段。
具体实施方式
本发明提供包括在单个衬底上的沟槽电容器结合沟槽电阻器的一对结构以及制造该结构之一的方法。在该结构之一中，用于沟槽电容器的电容器沟槽具有比沟槽电阻器的沟槽更小的线宽尺寸。在另一个结构和制造方法中，沟槽电阻器包括：(1)导体材料层，不接触包括电阻器沟槽的导体区域；和(2)电阻材料层，不接触包括电阻器沟槽的导体区域。
图1至图4示出一系列示意截面图，其示出制造半导体结构的进展阶段的结果，该半导体结构包括根据本发明第一实施例的沟槽电容器和沟槽电阻器。
图1示出了半导体衬底10，其包括位于其中的电容器沟槽CT和电阻器沟槽RT。因此，半导体衬底10为蚀刻的半导体衬底。通过位于半导体衬底10上的一系列构图的硬掩模层12a、12b和12c限定电容器沟槽CT和电阻器沟槽RT的侧壁位置。最终，电阻器导体连接器区域14a围绕半导体衬底10中的电阻器沟槽RT，第一电容器平板区域14b(即，通常也是导体区域)围绕半导体衬底10中的电容器沟槽CT。
图1还示出了电阻器沟槽线宽LWR和电容器沟槽线宽LWC。电阻器沟槽线宽LWR大于电容器沟槽线宽LWC。优选地，电阻器沟槽线宽LWR为电容器沟槽线宽LWC的约1.2至约4倍。更优选地，电阻器沟槽线宽LWR为电容器沟槽线宽LWC的约1.5至约3倍。电阻器沟槽线宽LWR典型地为约1000至约5000埃，电容器沟槽线宽LWC典型地为约500至约2000埃。电阻器沟槽RT和电容器沟槽CT中的每个典型地具有约4至约10微米的单个沟槽深度，尽管电阻器沟槽RT和电容器沟槽CT的此单个沟槽深度不是该实施例或本发明的限制。然而，在该实施例和本发明中，电阻器沟槽RT的深度可以与电容器沟槽CT的深度相同或不同。
图1所示的半导体衬底10、结构和层中的每个可以包括半导体制造领域中常规的材料并具有半导体制造领域中常规的尺寸。图1所示的半导体衬底10、结构和层中的每个还可以采用半导体制造领域中常规的方法形成。
例如，半导体衬底10可包括半导体材料，该材料包括但不限于：硅、锗、硅锗合金、碳化硅、碳化硅锗合金和化合物(即，III-V和II-VI)半导体材料。化合物半导体材料的非限制实例包括砷化镓、砷化铟和磷化铟半导体材料。半导体衬底10还可包括绝缘体上半导体(SOI)衬底，例如，绝缘体上硅衬底。半导体衬底10可以具有单晶取向或者它可包括具有不同晶体取向的表面区域。后者在半导体领域中称作混合衬底(hybrid substrate)。典型地，半导体衬底10包括硅或者具有适当体掺杂的硅锗合金半导体材料，或由其构成。P-体掺杂是特别普遍的，但本发明不限于此。
一系列构图的硬掩模层12a、12b和12c可包括硬掩模材料，比如，但不限于：氧化物、氮化物和/或氮氧化物硬掩模材料。一系列构图的硬掩模层12a、12b和12c可替换地包括前述硬掩模材料的复合物或叠层。典型地，一系列构图的硬掩模层12a、12b和12c将包括在相应的氧化物硬掩模材料上对齐的氮化物或氮氧化物硬掩模材料，该氧化物硬掩模材料又作为压力吸收材料。
可以采用几种方法的任意形成一系列构图的硬掩模层12a、12b和12c。非限制实例包括热氧化法、化学气相沉积法(包括等离子体增强化学气相沉积法和低压化学气相沉积法)和物理气相沉积法。典型地，一系列构图地硬掩模层12a、12b和12c中的每个具有约500至约2000埃的厚度。
最后，电阻器导体连接器区域14a和第一电容器平板区域14b(也是导电区域)典型地由将适当的掺杂剂引入电阻器沟槽RT和电容器沟槽CT的侧壁和底层(即，底部)处的半导体衬底10中而得到。掺杂剂引入法的非限制实例包括热扩散法、离子注入法、等离子体掺杂法、等离子体离子浸没注入法、气相掺杂法、固相掺杂法、液相掺杂法及前述方法的任意适当组合。当衬底10包括P型半导体材料时，电阻器导体连接区域14a和第一电容器平板区域14b中的每个典型地具有每立方厘米约1×1018至约1×1022掺杂剂原子的N型掺杂。磷和砷是常见N型掺杂剂的实例。
为了制造图1的半导体结构，首先提供半导体衬底(也就是，顺序蚀刻以形成半导体衬底10)。毯式硬掩模层形成并位于半导体衬底的表面上。一系列构图的光刻胶层形成并位于毯式硬掩模层上。一系列构图的光刻胶层用作掩模从而由毯式硬掩模层形成一系列构图的硬掩模层12a、12b和12c。至少一系列构图的硬掩模层12a、12b和12c(和可选的还有一系列构图的光刻胶层)用作掩模以同时蚀刻半导体衬底10中的电阻器沟槽RT和电容器沟槽CT。最后，电阻器导体连接器区域14a和第一电容器平板区域14b接着形成并位于半导体衬底10中。
图2示出了形成并位于图1中示出的半导体结构上的毯式第一电介质层16。毯式第一电介质层16定位为连续地覆盖一系列构图的硬掩模层12a、12b和12c的顶部和侧壁部分以及电容器沟槽CT和电阻器沟槽RT的侧壁和底层部分。图2还示出了形成并位于毯式第一电介质层16上方的毯式第一沟槽填充层18。
在第一实例中，毯式第一电介质层16可包括一般常规的电介质材料，例如氧化物、氮化物和/或氮氧化物电介质材料(典型的是硅，但不排除其他氧化物、氮化物和氮氧化物)。前述一般常规的电介质材料具有真空中测量的约3至约20的介电常数。可替换地，毯式第一电介质层16可包括具有约20至至少约100的介电常数的通常较高介电常数电介质材料。这种通常较高介电常数电介质材料可包括，但不限于：氧化铪、硅酸铪、氧化钛、氧化镧、钛酸锶钡(BST)和锆钛酸铅(PZT)。前述两类电介质材料的任一可以采用几种方法的任意形成。非限制实例包括热氧化法、热氮化法、热氮氧化法、化学气相沉积法(具有几种变形)、原子层沉积法和物理气相沉积法。
典型地，毯式第一电介质层16包括至少部分的氮化硅电介质材料，其具有约20至约70埃的厚度，但本发明不限于此。典型地，毯式第一电介质层16是共性的并采用化学气相沉积或原子层沉积法沉积，但本发明也不限于此。
毯式第一沟槽填充层18按厚度尺寸制造，电阻器沟槽RT和电容器沟槽CT按线宽尺寸制造，使得毯式第一沟槽填充层18至少完全填充电容器沟槽CT的顶部但不完全填充电阻器沟槽RT。如上文所述，典型地，但不排他地，电阻器沟槽RT将具有约1000至约5000埃的电阻器沟槽线宽LWR，电容器沟槽将具有约500至约2000埃的电容器沟槽线宽LWC。毯式第一沟槽填充层18将具有在构图的硬掩模层12a、12b和12c顶部测量的约250至约1000埃的厚度。
毯式第一沟槽填充层18可包括适合本发明的几种沟槽填充材料中的任意。导体沟槽填充材料是最合适的；半导体沟槽填充材料在一定环境下是可应用的，但它们通常较不期望。导体沟槽填充材料的非限制实例包括金属、金属合金、金属氮化物、金属硅化物、多晶硅硅化物(polycide)和掺杂多晶硅(每立方厘米1×1018至1×1022掺杂剂原子)导体材料。也考虑了它们的组合和多层。优选地，毯式第一沟槽填充层18是共形的并完全填充整个电容器沟槽CT。可替换地，毯式第一沟槽填充层18形成为在电容器沟槽CT的顶部处连接并封口(pinch off)，由此产生埋在电容器沟槽CT中的一个或更多空间。
导体沟槽填充材料的前述非限制实例可以采用本领域中常规的方法形成。方法的非限制实例包括化学气相沉积法、原子层沉积法、物理气相沉积法、溅射法、退火法、等离子体处理法和离子注入法。典型地，毯式共形第一沟槽填充层18包括掺杂多晶硅沟槽填充材料，其具有上文所述地约250至约1000埃的厚度。
图3示出：(1)一对构图的第一沟槽填充层18a和18b，位于电阻器沟槽RT的外围并由此不完全填充电阻器沟槽RT从而部分地限定电阻器孔RA(具体地，它们还不接触电阻器导体连接器区域14a)；和(2)第二电容器平板18c，位于电容器沟槽CT中并不完全填充电容器沟槽CT。图3还示出：(1)一对构图地第一电介质层16a和16b，形成于并位于电阻器沟槽RT中的一对构图的第一沟槽填充层18a和18b之下；和(2)构图的电容器电介质层16c，插置在第二电容器平板18c和第一电容器平板区域14b之间。这对构图的第一沟槽填充层18a和18b与第二电容器平板层18c，以及这对构图对第一电介质层16a和16b与构图的电容器电介质层16c典型地形成，采用毯式第一沟槽填充层18的各向异性蚀刻和随后的毯式第一电介质层16的蚀刻(可以是各向异性或各向同性)。
在此实施例中，采用各向异性蚀刻剂进行各向异性蚀刻。其典型地是各向异性等离子体蚀刻剂。当毯式第一沟槽填充层18包括掺杂多晶硅导体材料时，它可采用等离子体蚀刻剂进行蚀刻，该等离子体蚀刻剂包括含有氯的蚀刻剂气体混合物。在各向异性蚀刻毯式第一沟槽填充层18之后，在电阻器沟槽RT的底部的一部分毯式第一电介质层16被暴露，而电容器沟槽CT的底部没用暴露毯式第一电介质层16的任何部分。接着电阻器沟槽RT底部的毯式第一电介质层16的暴露部分被蚀刻。当毯式第一电介质层16包括氧化硅电介质材料或其他含硅的电介质材料时，它可以采用等离子体蚀刻剂进行蚀刻，该等离子体蚀刻剂包括含氟的蚀刻剂气体混合物。可替换地，毯式第一电介质层16还能够采用湿蚀刻工艺进行蚀刻，该湿蚀刻工艺典型的是各向同性蚀刻工艺。例如，当毯式第一电介质层16包括氧化硅电介质材料时，它可以采用含氢氟酸的水溶液或氢氟酸材料进行有效蚀刻。如图3所示，进行蚀刻以产生包括电阻器导体连接器区域14a的电阻器孔RA的暴露的底层部分。也就是，当形成电阻器孔RA时，此蚀刻步骤暴露了电阻器沟槽RT中的一部分半导体衬底10。
图4示出了构图当第二电阻器填充层20，形成于并位于图3中示出当电阻器孔RA中。构图当第二电阻器填充层20可包括几种电阻器材料中的任意。电阻器材料将典型地具有比导体材料高的电阻率，由该导体材料构成图2示出的毯式第一沟槽填充层18或图3示出的构图的第一沟槽填充层18a和18b。电阻器材料还可包括一些类型的金属氮化物、金属硅化物、多晶硅硅化物、半导体材料和较少掺杂的多晶硅材料(即，具有每立方厘米约1×104至约1×1010掺杂剂原子的掺杂剂浓度)以及甚至未掺杂的多晶硅材料。电阻器材料还可采用与形成毯式第一沟槽填充层18的方法类似的、等价的或相同的方法形成。
典型地，构图的第二电阻器填充层20包括较少掺杂多晶硅材料(如上文所述)或者未掺杂多晶硅材料，并采用化学气相沉积法沉积。也可以采用上文所述的关于毯式第一沟槽填充层18的其他方法。典型地，较少掺杂多晶硅材料沉积为具有足以完全填充电阻器孔RA的厚度的毯式层。该厚度典型的为约1000至约5000埃，尽管本发明不限于此。常常在采用一系列构图的硬掩模层12a、12b和12c作平坦化停止层时，毯式第二电阻器填充层的多余部分可接着被平坦化。可以采用几种平坦化方法中的任意。非限制实例包括反应离子蚀刻回蚀刻平坦化法、机械平坦化法和化学机械抛光平坦化法。化学机械抛光平坦化法是尤其常用的。
图4示出了一种半导体结构的示意截面图，该半导体结构具有根据本发明第一实施例的形成并位于其中的沟槽电容器和沟槽电阻器。
沟槽电容器包括第一电容器平板区域14b、构图的电容器电介质层16c和第二电容器平板18c。沟槽电阻器包括电阻器导体连接器区域14a、这对构图的第一电介质层16a和16b、这对构图的第一沟槽填充层18a和18b和构图的第二电阻器填充层20。如图4所示，沟槽电容器和沟槽电阻器集成在单个半导体衬底10中。沟槽电容器和沟槽电阻器用自对准法制造。在自对准方法中，沟槽电容器所用的电容器沟槽具有小于沟槽电阻器所用的电阻器沟槽的线宽尺寸。
图5至图8示出了一系列示意截面图，其示出制造半导体结构的进展阶段的结果，该半导体结构包括根据本发明第二实施例的位于其中的沟槽电容器和沟槽电阻器。
图5至图8大体与图1至图4相关，相同的附图标记代表相似或相同的结构。具体地，图5复制图1，图6复制图2。然而，作为例外，图7和图8(与图3和图4相比较)示出了一对构图的共形第二电介质层19a和19b，其形成并定位以覆盖这对构图的第一沟槽填充层18a和18b。结合这对构图的第一电介质层16a和16b，这对构图的共形第二电介质层19a和19b完全密封这对构图的第一沟槽填充层18a和18b。由此，在本发明的第二实施例中，这对构图的第一沟槽填充层18a和18b与构图的第二电阻器填充层20完全隔离。因此，即使如果这对构图的第一沟槽填充层18a和18b包括高导电沟槽填充材料，它们也不影响构成构图的第二电阻器填充层20的电阻材料的任何电阻性能。
这对构图的共形第二电介质层19a和19b包括的材料、具有的厚度尺寸和采用的形成方法可类似于、等价于或等同于形成这对构图的第一电介质层16a和16b所用的材料、尺寸和方法。更典型地，该对构图的共形第二电介质层19a和19b包括具有约50至约150埃厚度的氧化硅材料。氧化硅材料可以通过该对第一沟槽填充层18a和18b的退火和氧化(即，热氧化)而形成，当该对第一沟槽填充层18a和18b包括多晶硅材料时。还可采用的可替换的材料和沉积方法，例如，但不限于：化学气相沉积法、热沉积法、原子层沉积法和物理气相沉积法。这种沉积方法将典型地形成毯式共形第二电介质层，当形成这对构图的共形第二电介质层19a和19b时，该毯式共形第二电介质层典型地被各向异性蚀刻以从电阻器孔RA去除一部分毯式共形第二电介质层。
图8示出了包括根据本发明第二实施例的沟槽电容器和沟槽电阻器的半导体结构的示意截面图。在第二实施例和第一实施例都具有包括第一电容器平板区域14b、构图的电容器电介质层16c和第二电容器平板18c的沟槽电容器的范围内，第二实施例与第一实施例大体对应。在沟槽电阻器包括通过一对构图的第一电介质层16a和16b及一对构图的第一沟槽填充层18a和18b与构图的第二电阻器填充层20部分地分离的电阻器导体连接器区域14a的范围内，第二实施例与第一实施例还大体相似。然而，第二实施例还包括一对构图的共形第二电介质层19a和19b，其提供将该对构图的第一沟槽填充层18a和18b与构图的第二电阻器填充层20完全电隔离。最后，在第一实施例和第二实施例中，用于沟槽电容器的电容器沟槽比用于沟槽电阻器的电阻器沟槽具有更窄的线宽尺寸。
图9至图11示出了一系列示意截面图，其示出形成一系列对于半导体结构的接触的结果，该半导体结构包括图4所示的沟槽电容器和沟槽电阻器(即，本发明第一实施例)。在第一实例中，图9与图4对应，相同的附图标记代表相同的结构。
图10示出了邻近电阻器导体连接区域14a定位的接触导体连接器区域14c和邻近第一电容器平板区域14b的接触导体连接器区域14d。接触导体连接器区域14c和14d的每个典型地采用离子注入法形成，掺杂剂极性和剂量与形成电阻器导体连接器区域14a和第一电容器平板区域14b所用的掺杂剂极性和剂量相似。可替换地可以采用其他掺杂剂引入方法，但典型地需要可替换的工艺方案。掺杂剂的极性相同。
当采用离子注入法时，该对接触导体连接器区域14c和14d可通过图9的半导体结构的适当遮蔽，和随后适当的离子注入工艺步骤来形成。离子注入工艺步骤优选地使用足以穿透该对构图的硬掩模层12a和12c的离子注入能。
图11示出了一系列接触区域22a、22b、22c和22d，每一个都定位为与接触导体连接器区域14c和14d、构图的第二电阻器填充层20和第二电容器平板18c中的每个相接触。
为了给该对接触区域22a和22d设置位置，构图的硬掩模层12a和12c的每个被进一步构图以提供一对两次构图的硬掩模层12a’和12a”和一对两次构图的硬掩模层12c’和12c”。该对构图的硬掩模层12a和12c的这种构图暴露了部分的接触导体连接器区域14c和14d，该接触导体连接器区域14c和14d典型地包括构成半导体衬底10的单晶硅材料。根据上文所述，构图的第二电阻器填充层20和第二电容器平板18c的每个典型地包括多晶硅材料，尽管掺杂水平不同。
接触区域22a、22b、22c和22d中的每个典型地包括在本发明制造领域中另外常规的硅化物材料。可替换地，接触区域22a和22d可包括具有上覆的硅化物材料的掺杂多晶硅。其他接触材料，例如特定金属、金属合金和金属氮化物不被排除，但它们可更难处理，或提供与图11所示低沟槽电容器和沟槽电阻器的更低效的电连接。
接触区域22a、22b、22c和22d可包括金属硅化物，其选自包括但不限于：钛、钨、钴和镍的硅化物和其合金。接触区域22a、22b、22c和22d中的每个典型地采用自对准硅化物(即salicide)法形成，但其他方法也没用被排除。这种自对准硅化物法用于形成金属硅化物，即在硅衬底(即，非晶、多晶或多晶)上形成金属层并且接着将叠层结构退火以提供区域选择性的(region-selective)金属硅化物层。采用适合于金属硅化物形成金属的成分的蚀刻剂去除未反应的金属硅化物形成金属的多余部分。采用典型为湿化学蚀刻剂的特定蚀刻剂大体蚀刻特定金属硅化物形成金属。在一些实施例中，第二退火可以跟在选择性蚀刻工艺之后。
图11示出了用于根据本发明第一实施例的半导体结构中沟槽电容器和沟槽电阻器的导体连接方案的第一实施例。导体连接方案用于为与沟槽电阻器分离地布线沟槽电容器。沟槽电容器：(1)通过接触导体连接器区域14d和接触区域22d连线到第一电容器平板区域14b；和(2)通过接触层22c连线到第二电容器平板18c。沟槽电阻器：(2)通过电阻器导体连接器区域14a、接触导体连接器区域14c和接触区域22a连线到构图的第二电阻器填充层20(在电阻器孔RA的底部)的第一侧；和(2)通过接触区域22b连线到构图的第二电阻器填充层20的暴露第二侧。
图12至图14示出了一系列示意截面图，其示出形成用于半导体结构的接触结构的第二实施例的结果，该半导体结构包括根据本发明第一实施例的沟槽电容器和沟槽电阻器。
图12与图9和图4相对应并相一致。相同的附图标记指向相同的结构。
图13示出了插置在电阻器导体连接器区域14a和第一电容器平板区域14b的最靠近部分之间的桥接导体连接器区域14e。桥接导体连接器区域14e可采用与形成图10所示的接触导体连接器区域14c和14d的方法类似、等价或相同的方法。
图14还示出了图11所示的相同的一对接触区域22b和22c。同样，它们典型地包括硅化物接触材料。
图14示出了用于互连根据本发明第一实施例的半导体衬底中的沟槽电容器和沟槽电阻器的第二实施例。在图14中，沟槽电容器和沟槽电阻器通过使用桥接导体连接器区域14e来串联，该桥接导体连接器区域14e连接沟槽电容器中的第一电容器平板区域14b和沟槽电阻器中的电阻器导体连接器区域14a。通过接触区域22b和22c外部连接到与沟槽电阻器串联的沟槽电容器。
图15和16示出了一对示意截面图，其示出用于连接根据本发明第一实施例的半导体结构中的沟槽电容器和沟槽电阻器的第三实施例。
图15示出了沟槽电容器和沟槽电阻器，其类似于图4、图9或图12所示的沟槽电容器和沟槽电阻器，但沟槽电阻器中电阻器导体连接器区域14a与沟槽电容器中第一电容器平板区域14b相接触。因此，在连接沟槽电容器和沟槽电阻器的第三实施例中，不需要如图13和14所示的第二实施例，桥接导体连接器区域(即，桥接导体连接器区域14e)，因为电阻器导体连接器区域14a和第一电容器平板区域14b之间的电连续性通过高效的接触或交叠来实现。如图16所示，第三实施例还提供这对接触区域22b和22c，用于连接串联的沟槽电阻器和沟槽电容器。
在用于互连沟槽电容器和沟槽电阻器的第三实施例中，通过简单移动沟槽电阻器横向靠近沟槽电容器，可以实现电阻器导体连接器区域14a与第一电容器平板区域14b的接触或交叠。作为替换，通过使用更深的离子注入可扩大电阻器导体连接器区域14a和第一电容器平板区域14b。作为附加替换，也可采用同时使用前述可替换方案的结构。
用于连接图9至图16描述的沟槽电阻器和沟槽电容器的实施例也可应用于图8示出的本发明第二实施例。
本发明的优选实施例是用于说明本发明的而不是限制本发明。依照本发明优选实施例，包括集成在单个半导体衬底中的沟槽电容器和沟槽电阻器的半导体结构的方法、材料、结构和尺寸可进行修正和改进，而且仍提供与本发明，进而与所附权利要求一致的包括集成的沟槽电容器和沟槽电阻器的结构。
工业应用性
包括沟槽电容器和沟槽电阻器的半导体结构及其制造方法可用于集成电路的制造，具体地可用于半导体结构中的电容器和电阻器。

Claims (17)

1.一种半导体结构，包括位于单个衬底(10)中的沟槽电容器和沟槽电阻器，其中用于所述沟槽电容器的电容器沟槽比用于所述沟槽电阻器的电阻器沟槽具有更窄的线宽尺寸，且其中：
所述沟槽电容器包括填充所述电容器沟槽的导体材料(18c)；和
所述沟槽电阻器包括：
所述导体材料(18a、18b)，位于所述电阻器沟槽的外围，且不接触在电阻器沟槽的底部暴露的电阻器的导体区；和
电阻材料(20)，位于所述电阻器沟槽的中心，且接触在电阻器沟槽的底部暴露的电阻器的导体区。
2.如权利要求1所述的结构，其中所述单个衬底(10)包括单个半导体衬底。
3.如权利要求1所述的结构，其中：
所述导体材料(18a、18b)包括多晶硅导体材料；和
所述电阻材料包括多晶硅电阻材料。
4.如权利要求3所述的结构，其中所述多晶硅导体材料具有比所述多晶硅电阻材料高的掺杂水平。
5.一种半导体结构，包括：
衬底(10)，包括位于其中的电容器沟槽和电阻器沟槽，所述电容器沟槽和所述电阻器沟槽中的每个包括位于其侧壁和底部的至少之一中的导体区域(14b、14a)；
电介质材料层(16c、16a、16b)，完全覆盖所述电容器沟槽中的所述导体区域(14b)，但不完全覆盖所述电阻器沟槽(RT)中的所述导体区域(14a)；
导体材料层(18c、18a、18b)，位于所述电介质材料层(16c、16a、16b)上方以及完全填充所述电容器沟槽，但不完全填充所述电阻器沟槽且不接触其中的所述导体区域(14a)；和
电阻材料层(20)，定位为填充所述电阻器沟槽并且接触其中的所述导体区域(14a)。
6.如权利要求5所述的结构，其中所述电容器沟槽比所述电阻器沟槽具有更窄的线宽。
7.如权利要求5所述的结构，其中所述电阻材料层(20)接触所述电阻器沟槽中的导体材料层(18a、18b)。
8.如权利要求5所述的结构，其中所述电阻材料层(20)不接触所述电阻器沟槽中的所述导体材料层(18a、18b)。
9.如权利要求5所述的结构，还包括第二电介质材料层(19a、19b)，其插置在所述电阻器沟槽中的所述导体材料层(18a、18b)和所述电阻材料层(20)之间并且使所述电阻器沟槽中的导体材料层(18a、18b)与所述电阻材料层(20)隔离。
10.如权利要求5所述的结构，其中包括所述电容器沟槽的所述导体区域(14b)接触包括所述电阻器沟槽的所述导体区域(14a)。
11.如权利要求5所述的结构，还包括附加的分离导体区域(14e)，其定位为将包括所述电容器沟槽的所述导体区域(14b)与包括所述电阻器沟槽的所述导体区域(14a)连接。
12.一种用于制造半导体结构的方法，包括：
在衬底(10)中形成电容器沟槽和电阻器沟槽，所述电容器沟槽和所述电阻器沟槽中的每个包括位于其侧壁和底部的至少之一中的导体区域(14b、14a)；
形成电介质材料层(16c、16a、16b)以完全覆盖所述电容器沟槽中的所述导体区域(14b)但不完全覆盖所述电阻器沟槽中的所述导体区域(14a)；
形成导体材料层(18c、18a、18b)，其位于所述电介质材料层(16c、16a、16b)上以及完全填充所述电容器沟槽，但不完全填充所述电阻器沟槽且保留被暴露并不接触其中的所述导体区域(14a)；和
形成电阻材料层(20)以填充所述电阻器沟槽并且接触其中的所述导体区域(14a)。
13.如权利要求12所述的方法，其中在所述衬底(10)中形成所述电容器沟槽和所述电阻器沟槽的所述步骤包括在所述衬底(10)中形成具有比所述电阻器沟槽更窄线宽的所述电容器沟槽。
14.如权利要求12所述的方法，其中形成电介质材料层(16c、16a、16b)和形成所述导体材料层(18c、18a、18b)的所述步骤包括在所述电容器沟槽和电阻器沟槽中形成毯式电介质材料层(16)和在其上的毯式导体材料层(18)以完全填充所述电容器沟槽和不完全填充所述电阻器沟槽，接着蚀刻所述毯式导体材料层(18)和毯式电介质材料层(16)以暴露所述电阻器沟槽底部的所述导体区域(14a)。
15.如权利要求12所述的方法，还包括形成第二电介质材料层(19a、19b)，其插置在所述电阻器沟槽中的所述导体材料层(18a、18b)和所述电阻材料层(20)之间并且使所述导体材料层(18a、18b)与所述电阻材料层(20)隔离。
16.如权利要求15所述的方法，其中形成所述第二电介质材料层(19a、19b)的所述步骤包括氧化所述导体材料层(18a、18b)。
17.如权利要求15所述的方法，其中形成所述第二电介质材料层(19a、19b)的所述步骤包括在所述电阻器沟槽中的所述导体材料层(18a、18b)和所述导体区域(14a)上沉积所述第二电介质层，接着从所述电阻器沟槽中的所述导体区域(14a)处去除一部分所述第二电介质材料层。
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