JP3161412B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、トレンチ構造のキャパシタ又は抵抗体が設け
られた半導体装置に関する。
り、特に、トレンチ構造のキャパシタ又は抵抗体が設け
られた半導体装置に関する。
【０００２】
【従来の技術】現在、ＤＲＡＭセルとして主流となって
いるスタックキャパシタ型セルにおいては、一般に容量
セルプレート電極は不純物をドープした多結晶シリコン
膜で形成する。一方、１／２Ｖｃｃなどの基準電位や遅
延回路部分に使用する抵抗素子は、素子面積を小さくす
るためにできるだけ層抵抗（シート抵抗）の高い材料を
抵抗素子の材料として用いることが必要である。このよ
うな条件に合う抵抗材料は、現在のスタック型ＤＲＡＭ
においては、容量セルプレートに用いるＮ型の多結晶シ
リコン膜を用いるのが一般的である。
いるスタックキャパシタ型セルにおいては、一般に容量
セルプレート電極は不純物をドープした多結晶シリコン
膜で形成する。一方、１／２Ｖｃｃなどの基準電位や遅
延回路部分に使用する抵抗素子は、素子面積を小さくす
るためにできるだけ層抵抗（シート抵抗）の高い材料を
抵抗素子の材料として用いることが必要である。このよ
うな条件に合う抵抗材料は、現在のスタック型ＤＲＡＭ
においては、容量セルプレートに用いるＮ型の多結晶シ
リコン膜を用いるのが一般的である。
【０００３】一方、特開平８−４６１５８号公報に示さ
れたようなシリコン基板側を容量セルプレートとして用
いるタイプのトレンチキャパシタも開発されている。こ
の基板セルプレート型トレンチセルでは、容量セルプレ
ート電極がＮ型基板もしくはＮウェル層で形成される。
Ｎ型基板を抵抗素子として用いようとする場合は、シリ
コン基板全体にＮ型基板が存在するために選択的に抵抗
素子を形成することができない、一方、Ｎ型ウェル層を
抵抗素子として用いる場合は、ウェル形成時の熱処理温
度やトランジスタやキャパシタを形成する時の熱処理温
度によって横方向へリンなどの不純物が広がるために抵
抗素子の微細化が困難であるという欠点を持つ。
れたようなシリコン基板側を容量セルプレートとして用
いるタイプのトレンチキャパシタも開発されている。こ
の基板セルプレート型トレンチセルでは、容量セルプレ
ート電極がＮ型基板もしくはＮウェル層で形成される。
Ｎ型基板を抵抗素子として用いようとする場合は、シリ
コン基板全体にＮ型基板が存在するために選択的に抵抗
素子を形成することができない、一方、Ｎ型ウェル層を
抵抗素子として用いる場合は、ウェル形成時の熱処理温
度やトランジスタやキャパシタを形成する時の熱処理温
度によって横方向へリンなどの不純物が広がるために抵
抗素子の微細化が困難であるという欠点を持つ。
【０００４】他の方法としては、タングステンシリサイ
ド（ＷＳｉ2 ）膜と多結晶シリコン膜の複合膜からなる
ゲート電極と同一の導電体膜を抵抗体として用いる方法
がある。また、特開平８−３２０３０号公報には、半導
体基板内のキャパシタ溝内に絶縁膜を介して不純物がド
ープされて所望の抵抗値を有する多結晶シリコン膜から
なる抵抗体を埋設した抵抗素子の製造方法が示されてい
る。図６〜図８は、特開平８−３２０３０号公報に基づ
き形成したトレンチ型抵抗素子を有する半導体記憶装置
の主要工程の製造方法を示す断面図である。Ｎ型シリコ
ン基板１０１に、所定のマスクと反応性イオンエッチン
グを用いて垂直溝を形成後にｎ＋型拡散層１０８を形成
する（図６（ｂ））。次に、容量絶縁膜１１０を垂直溝
の内壁面に形成する。続いて、ＣＶＤ法等の気相成長法
を用いて、容量蓄積電極と抵抗体を構成する第１の多結
晶シリコン膜１１２を堆積する（図７（ａ））。この第
１の多結晶シリコン膜１１２からなる抵抗体には不純物
例えばボロン、燐、砒素、アンチモン等がイオン注入法
を用いてドープされて、所望の抵抗値を有するように形
成されている。その後、第１の多結晶シリコン膜１１２
のエッチバックを行い（図７（ｂ））、メモリセル部、
周辺回路部等にトランジスタを形成する。（図８
（ａ））。次に、図８（ｂ）に示すように形成された第
１の多結晶シリコンからなる抵抗体に、例えばアルミニ
ウム等からなる１対の電極が引き出されることによっ
て、抵抗素子として構成される。
ド（ＷＳｉ2 ）膜と多結晶シリコン膜の複合膜からなる
ゲート電極と同一の導電体膜を抵抗体として用いる方法
がある。また、特開平８−３２０３０号公報には、半導
体基板内のキャパシタ溝内に絶縁膜を介して不純物がド
ープされて所望の抵抗値を有する多結晶シリコン膜から
なる抵抗体を埋設した抵抗素子の製造方法が示されてい
る。図６〜図８は、特開平８−３２０３０号公報に基づ
き形成したトレンチ型抵抗素子を有する半導体記憶装置
の主要工程の製造方法を示す断面図である。Ｎ型シリコ
ン基板１０１に、所定のマスクと反応性イオンエッチン
グを用いて垂直溝を形成後にｎ＋型拡散層１０８を形成
する（図６（ｂ））。次に、容量絶縁膜１１０を垂直溝
の内壁面に形成する。続いて、ＣＶＤ法等の気相成長法
を用いて、容量蓄積電極と抵抗体を構成する第１の多結
晶シリコン膜１１２を堆積する（図７（ａ））。この第
１の多結晶シリコン膜１１２からなる抵抗体には不純物
例えばボロン、燐、砒素、アンチモン等がイオン注入法
を用いてドープされて、所望の抵抗値を有するように形
成されている。その後、第１の多結晶シリコン膜１１２
のエッチバックを行い（図７（ｂ））、メモリセル部、
周辺回路部等にトランジスタを形成する。（図８
（ａ））。次に、図８（ｂ）に示すように形成された第
１の多結晶シリコンからなる抵抗体に、例えばアルミニ
ウム等からなる１対の電極が引き出されることによっ
て、抵抗素子として構成される。
【０００５】しかし、上記したタングステンシリサイド
膜と多結晶シリコン膜の複合膜からなるゲート配線を抵
抗体として用いた場合、層抵抗値が低く、高々１０Ω／
□程度の抵抗値しか得られないために、１ＭΩの高抵抗
素子を形成しようとした場合、配線幅１μｍの場合、長
さ１００ｍｍのパターンが必要となり過大な面積が必要
となる。一方、容量溝内に埋設されたｎ型の多結晶シリ
コン膜を抵抗体として用いた場合、抵抗値を高くするた
めには、埋設された多結晶シリコン中の不純物濃度を低
減することが必要である。一方、垂直溝内に埋設された
多結晶シリコン膜は、容量素子の容量蓄積電極としても
利用されるので、こちらは多結晶シリコン中の不純物濃
度をできるだけ高くして、容量蓄積電極の空乏化を抑制
し、容量値の減少を抑制することが必要である。しかし
ながら、従来の方法では、この両者の要求を両立するこ
とは困難であった。
膜と多結晶シリコン膜の複合膜からなるゲート配線を抵
抗体として用いた場合、層抵抗値が低く、高々１０Ω／
□程度の抵抗値しか得られないために、１ＭΩの高抵抗
素子を形成しようとした場合、配線幅１μｍの場合、長
さ１００ｍｍのパターンが必要となり過大な面積が必要
となる。一方、容量溝内に埋設されたｎ型の多結晶シリ
コン膜を抵抗体として用いた場合、抵抗値を高くするた
めには、埋設された多結晶シリコン中の不純物濃度を低
減することが必要である。一方、垂直溝内に埋設された
多結晶シリコン膜は、容量素子の容量蓄積電極としても
利用されるので、こちらは多結晶シリコン中の不純物濃
度をできるだけ高くして、容量蓄積電極の空乏化を抑制
し、容量値の減少を抑制することが必要である。しかし
ながら、従来の方法では、この両者の要求を両立するこ
とは困難であった。
【０００６】以下に、その理由を説明する。基板プレー
ト型トレンチキャパシタでは、溝内に埋め込まれたＮ型
の多結晶シリコン膜を容量蓄積電極として利用してお
り、リンなどの不純物濃度を１×１０20ｃｍ-3以下に下
げると、基板側に形成したＮ型基板やＮウェル層からな
る容量セルプレート電極に容量蓄積電極側から見てマイ
ナスのバイアスを印加した場合、蓄積電極側のＮ型多結
晶シリコンに空乏層領域が形成され、結果的にコンデン
サの電極間距離ｄが広がることになる。容量ＣはＣ＝ε
＊Ｓ／ｄ（ｄ：電極間距離，Ｓ：電極面積）で表される
ように、空乏化により容量値が低下する。
ト型トレンチキャパシタでは、溝内に埋め込まれたＮ型
の多結晶シリコン膜を容量蓄積電極として利用してお
り、リンなどの不純物濃度を１×１０20ｃｍ-3以下に下
げると、基板側に形成したＮ型基板やＮウェル層からな
る容量セルプレート電極に容量蓄積電極側から見てマイ
ナスのバイアスを印加した場合、蓄積電極側のＮ型多結
晶シリコンに空乏層領域が形成され、結果的にコンデン
サの電極間距離ｄが広がることになる。容量ＣはＣ＝ε
＊Ｓ／ｄ（ｄ：電極間距離，Ｓ：電極面積）で表される
ように、空乏化により容量値が低下する。
【０００７】一方、抵抗素子として面積をできるだけ小
さく設計するためには抵抗体としての多結晶シリコン膜
の層抵抗値として、１００Ω／□以上の値が望ましく、
この場合多結晶シリコン膜中のリン濃度としては１×１
０20ｃｍ-3以下の濃度にする必要がある。
さく設計するためには抵抗体としての多結晶シリコン膜
の層抵抗値として、１００Ω／□以上の値が望ましく、
この場合多結晶シリコン膜中のリン濃度としては１×１
０20ｃｍ-3以下の濃度にする必要がある。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、同一基板内に所定
の容量のキャパシタと所定の抵抗値の抵抗体とをトレン
チ内に形成すると共に、前記キャパシタと抵抗体とを容
易に半導体基板上に形成することを可能にした新規な半
導体装置を提供するものである。
した従来技術の欠点を改良し、特に、同一基板内に所定
の容量のキャパシタと所定の抵抗値の抵抗体とをトレン
チ内に形成すると共に、前記キャパシタと抵抗体とを容
易に半導体基板上に形成することを可能にした新規な半
導体装置を提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、基板の垂直Ｖ方向に所定の深さ
寸法を有し、水平Ｈ方向に所定の長さを有し、所定の幅
寸法のトレンチからなるトレンチを形成した半導体装置
において、前記トレンチには、 トレンチの側壁に形成し
た拡散層と、 トレンチの表面に形成した第１の絶縁膜上
に設けた第１のポリシリコン膜と、 前記第１のポリシリ
コン膜上に形成した第２の絶縁膜上で、且つ、前記トレ
ンチを埋め込む第２のポリシリコン膜とが形成され、 前
記第１のポリシリコン膜の不純物濃度と前記第２のポリ
シリコン膜の不純物濃度とが異なり、前記第１のポリシ
リコン膜の導電型と前記第２のポリシリコン膜の導電型
とが異なり、前記第２のポリシリコン膜で抵抗素子が形
成され、且つ、この抵抗素子は、前記水平Ｈ方向に形成
されることを特徴とするものであり、又、第２態様は、
基板の垂直Ｖ方向に所定の深さ寸法を有し、水平Ｈ方向
に所定の長さを有し、所定の幅寸法のトレンチからなる
トレンチを形成した半導体装置において、前記トレンチ
には、 トレンチの側壁に形成した拡散層と、 トレンチの
表面に形成した第１の絶縁膜上に設けた第１のポリシリ
コン膜と、 前記第１のポリシリコン膜上に形成した第２
の絶縁膜上で、且つ、前記トレンチを埋め込む第２のポ
リシリコン膜とが形成され、 前記第１のポリシリコン膜
の不純物濃度と前記第２のポリシリコン膜の不純物濃度
とが異なり、前記第１のポリシリコン膜の導電型と前記
第２のポリシリコン膜の導電型とが同じであり、前記第
２のポリシリコン膜で抵抗素子が形成され、且つ、この
抵抗素子は、前記水平Ｈ方向に形成されることを特徴と
するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、基板の垂直Ｖ方向に所定の深さ
寸法を有し、水平Ｈ方向に所定の長さを有し、所定の幅
寸法のトレンチからなるトレンチを形成した半導体装置
において、前記トレンチには、 トレンチの側壁に形成し
た拡散層と、 トレンチの表面に形成した第１の絶縁膜上
に設けた第１のポリシリコン膜と、 前記第１のポリシリ
コン膜上に形成した第２の絶縁膜上で、且つ、前記トレ
ンチを埋め込む第２のポリシリコン膜とが形成され、 前
記第１のポリシリコン膜の不純物濃度と前記第２のポリ
シリコン膜の不純物濃度とが異なり、前記第１のポリシ
リコン膜の導電型と前記第２のポリシリコン膜の導電型
とが異なり、前記第２のポリシリコン膜で抵抗素子が形
成され、且つ、この抵抗素子は、前記水平Ｈ方向に形成
されることを特徴とするものであり、又、第２態様は、
基板の垂直Ｖ方向に所定の深さ寸法を有し、水平Ｈ方向
に所定の長さを有し、所定の幅寸法のトレンチからなる
トレンチを形成した半導体装置において、前記トレンチ
には、 トレンチの側壁に形成した拡散層と、 トレンチの
表面に形成した第１の絶縁膜上に設けた第１のポリシリ
コン膜と、 前記第１のポリシリコン膜上に形成した第２
の絶縁膜上で、且つ、前記トレンチを埋め込む第２のポ
リシリコン膜とが形成され、 前記第１のポリシリコン膜
の不純物濃度と前記第２のポリシリコン膜の不純物濃度
とが異なり、前記第１のポリシリコン膜の導電型と前記
第２のポリシリコン膜の導電型とが同じであり、前記第
２のポリシリコン膜で抵抗素子が形成され、且つ、この
抵抗素子は、前記水平Ｈ方向に形成されることを特徴と
するものである。
【００１０】又、第３態様は、 基板の垂直Ｖ方向に所定
の深さ寸法を有し、水平Ｈ方向に所定の長さを有し、所
定の幅寸法のトレンチからなる第１及び第２のトレンチ
を形成した半導体装置において、前記トレンチには、そ
れぞれ、 トレンチの側壁に形成した拡散層と、 トレンチ
の表面に形成した第１の絶縁膜上に設けた第１のポリシ
リコン膜と、 前記第１のポリシリコン膜上に形成した第
２の絶縁膜上で、且つ、前記トレンチを埋め込む第２の
ポリシリコン膜とが形成され、 前記第１のポリシリコン
膜の不純物濃度と前記第２のポリシリコン膜の不純物濃
度とが異なり、前記第１のポリシリコン膜の導電型と前
記第２のポリシリコン膜の導電型とが異なり、 前記第１
のトレンチにおいては、前記第１のポリシリコン膜をキ
ャパシタの電荷蓄積電極として用いると共に、前記第２
のトレンチにおいては、前記第２のポリシリコン膜で抵
抗素子が形成され、且つ、この抵抗素子は、前記水平Ｈ
方向に形成されることを特徴とするものであり、 又、第
４態様は、 基板の垂直Ｖ方向に所定の深さ寸法を有し、
水平Ｈ方向に所定の長さを有し、所定の幅寸法のトレン
チからなる第１及び第２のトレンチを形成した半導体装
置において、前記トレンチには、それぞれ、 トレンチの
側壁に形成した拡散層と、 トレンチの表面に形成した第
１の絶縁膜上に設けた第１のポリシリコン膜と、 前記第
１のポリシリコン膜上に形成した第２の絶縁膜上で、且
つ、前記トレンチを埋め込む第２のポリシリコン膜とが
形成され、 前記第１のポリシリコン膜の不純物濃度と前
記第２のポリシリコン膜不純物の濃度とが異なり、前記
第１のポリシリコン膜の導電型と前記第２のポリシリコ
ン膜の導電型とが同じであり、 前記第１のトレンチにお
いては、前記第１のポリシリコン膜をキャパシタの電荷
蓄積電極として用いると共に、前記第２のトレンチにお
いては、前記第２のポリシリコン膜で抵抗素子が形成さ
れ、且つ、この抵抗素子は、前記水平Ｈ方向に形成され
ることを特徴とするものである。
の深さ寸法を有し、水平Ｈ方向に所定の長さを有し、所
定の幅寸法のトレンチからなる第１及び第２のトレンチ
を形成した半導体装置において、前記トレンチには、そ
れぞれ、 トレンチの側壁に形成した拡散層と、 トレンチ
の表面に形成した第１の絶縁膜上に設けた第１のポリシ
リコン膜と、 前記第１のポリシリコン膜上に形成した第
２の絶縁膜上で、且つ、前記トレンチを埋め込む第２の
ポリシリコン膜とが形成され、 前記第１のポリシリコン
膜の不純物濃度と前記第２のポリシリコン膜の不純物濃
度とが異なり、前記第１のポリシリコン膜の導電型と前
記第２のポリシリコン膜の導電型とが異なり、 前記第１
のトレンチにおいては、前記第１のポリシリコン膜をキ
ャパシタの電荷蓄積電極として用いると共に、前記第２
のトレンチにおいては、前記第２のポリシリコン膜で抵
抗素子が形成され、且つ、この抵抗素子は、前記水平Ｈ
方向に形成されることを特徴とするものであり、 又、第
４態様は、 基板の垂直Ｖ方向に所定の深さ寸法を有し、
水平Ｈ方向に所定の長さを有し、所定の幅寸法のトレン
チからなる第１及び第２のトレンチを形成した半導体装
置において、前記トレンチには、それぞれ、 トレンチの
側壁に形成した拡散層と、 トレンチの表面に形成した第
１の絶縁膜上に設けた第１のポリシリコン膜と、 前記第
１のポリシリコン膜上に形成した第２の絶縁膜上で、且
つ、前記トレンチを埋め込む第２のポリシリコン膜とが
形成され、 前記第１のポリシリコン膜の不純物濃度と前
記第２のポリシリコン膜不純物の濃度とが異なり、前記
第１のポリシリコン膜の導電型と前記第２のポリシリコ
ン膜の導電型とが同じであり、 前記第１のトレンチにお
いては、前記第１のポリシリコン膜をキャパシタの電荷
蓄積電極として用いると共に、前記第２のトレンチにお
いては、前記第２のポリシリコン膜で抵抗素子が形成さ
れ、且つ、この抵抗素子は、前記水平Ｈ方向に形成され
ることを特徴とするものである。
【００１１】
【発明の実施の形態】本発明に係る半導体装置の抵抗素
子は、Ｎ型半導体基板からなる基板１の垂直溝内に容量
絶縁膜１０と、不純物が高濃度にドープされた第１の多
結晶シリコン膜１１と、シリコン酸化膜１２とを介して
基板１の垂直方向Ｖに深さＷを有すると共に基板水平方
向Ｈに抵抗長Ｌを有し、不純物がドープされて所望の抵
抗値を有する第２の多結晶シリコン１３からなる抵抗体
を埋設して構成される。また、本発明の抵抗素子は、占
有面積を減らすために抵抗体のパターンを図２に示すよ
うに蛇行して配置される。
子は、Ｎ型半導体基板からなる基板１の垂直溝内に容量
絶縁膜１０と、不純物が高濃度にドープされた第１の多
結晶シリコン膜１１と、シリコン酸化膜１２とを介して
基板１の垂直方向Ｖに深さＷを有すると共に基板水平方
向Ｈに抵抗長Ｌを有し、不純物がドープされて所望の抵
抗値を有する第２の多結晶シリコン１３からなる抵抗体
を埋設して構成される。また、本発明の抵抗素子は、占
有面積を減らすために抵抗体のパターンを図２に示すよ
うに蛇行して配置される。
【００１２】
【実施例】以下に、本発明に係わる半導体装置の具体例
を図面を参照しながら詳細に説明する。図１は、本発明
に係わる半導体装置の具体例の構造を示す図であって、
これらの図には、トレンチ９を形成した半導体装置にお
いて、前記トレンチ９の表面に沿って形成された第１の
ポリシリコン膜１１と、前記第１のポリシリコン膜１１
上の絶縁膜１２上に堆積され、且つ、前記トレンチ９を
埋め込む第２のポリシリコン膜１３とからなり、前記第
１のポリシリコン膜１１の不純物濃度と前記第２のポリ
シリコン膜１３の不純物濃度とが異なる半導体装置が示
されている。
を図面を参照しながら詳細に説明する。図１は、本発明
に係わる半導体装置の具体例の構造を示す図であって、
これらの図には、トレンチ９を形成した半導体装置にお
いて、前記トレンチ９の表面に沿って形成された第１の
ポリシリコン膜１１と、前記第１のポリシリコン膜１１
上の絶縁膜１２上に堆積され、且つ、前記トレンチ９を
埋め込む第２のポリシリコン膜１３とからなり、前記第
１のポリシリコン膜１１の不純物濃度と前記第２のポリ
シリコン膜１３の不純物濃度とが異なる半導体装置が示
されている。
【００１３】以下に、図１乃至図５を用いて本発明を更
に詳細に説明する。本発明の抵抗素子は、以下のとおり
に製造される。図３（ａ）に示すように、Ｎ型シリコン
基板１上にＰウェル２と素子分離膜３を形成後、Ｐウェ
ル２の表面にマスク材となるシリコン酸化膜４を形成
し、反応性イオンエッチング（ＲＩＥ）で基板表面に１
〜２μｍ程度の深さの浅い第１トレンチ５を開口する。
次に、トレンチ５内壁を１０〜１００ｎｍ程度酸化する
か又はＬＰＣＶＤ法により酸化膜７を形成する。次い
で、図３（ｂ）に示すように、ＲＩＥ等を用いて酸化膜
７の底部をエッチングして深さの深い第２のトレンチ９
を形成した後、砒素、リン等のイオン注入を行い、トレ
ンチキャパシタのセルプレート電極となるｎ＋型拡散層
８をトレンチ９の側壁に形成する。その後、セルの容量
絶縁膜１０としてＬＰＣＶＤ法によるシリコン窒化膜を
形成後、熱酸化によりシリコン窒化膜表面を酸化して酸
窒化膜１０を形成する。次に、リンなどのｎ型不純物が
高濃度にドーピングされた（例えば１×１０20〜１×１
０21ｃｍ-3程度）第１の多結晶シリコン膜１１を膜厚１
００ｎｍ程度堆積し、ついで第１の多結晶シリコン膜１
１表面を１０〜１００ｎｍ程度熱酸化することによりシ
リコン酸化膜層１２を形成し、さらに前記第１の多結晶
シリコン膜１１とは独立にリンなどのｎ型不純物の濃度
（１×１０19〜１×１０20ｃｍ-3）を設定し、所望の抵
抗値の抵抗体が得られるようにｎ型の不純物がドープさ
れた第２の多結晶シリコン膜１３をＬＰＣＶＤ法により
堆積する（図４（ａ））。なお、不純物のドーピングの
方法としては、ＬＰＣＶＤ法で多結晶シリコン膜を成長
する際、同時にリンをドーピングする方法、多結晶シリ
コン膜を堆積後にＰＳＧからの熱拡散法によりドーピン
グする方法、リンや砒素などのイオンを１×１０15〜１
×１０16ｃｍ-3程度イオン注入してドーピングする方法
がある。また、燐などの不純物と同時に酸素をイオン注
入することで抵抗を上げることができる。次に、ＲＩＥ
による第２の多結晶シリコン膜１３のエッチバックを行
い、シリコン酸化膜１２が露出した時点でエッチングを
一旦停止しトレンチ５、９内にのみ第２の多結晶シリコ
ン１３を埋め込み、続いてシリコン酸化膜１２をＲＩＥ
またはバッファード弗酸によるウェットエッチングによ
り除去後、更に、ＲＩＥにより第１の多結晶シリコン膜
１１をエッチバックしてトレンチ５、９内にのみ埋め込
む（図４（ｂ））。次に、マスク材のシリコン酸化膜４
を除去し、ゲート酸化膜１４、ゲート電極１５、ＬＤＤ
構造のトランジスタを形成さるためのゲート側壁の酸化
膜サイドウオール１６およびトランジスタのソース・ド
レインとなる不純物拡散層１７をメモリセル領域と周辺
回路領域に形成する（図５（ａ））。次に、層間絶縁膜
１８を形成後、コンタクト１９およびアルミ系金属膜や
タングステンやチタンなどの金属シリサイド膜からなる
配線２０をメモリセル領域、周辺回路領域および抵抗素
子形成領域に形成することにより、本発明の溝型の抵抗
素子が完成する（図５（ｂ））。ここで、抵抗素子部へ
のコンタクトは、第２の多結晶シリコン膜１３の表面に
のみコンタクトするようにして、第１の多結晶シリコン
膜１１表面にはかからないようにしなければならない。
に詳細に説明する。本発明の抵抗素子は、以下のとおり
に製造される。図３（ａ）に示すように、Ｎ型シリコン
基板１上にＰウェル２と素子分離膜３を形成後、Ｐウェ
ル２の表面にマスク材となるシリコン酸化膜４を形成
し、反応性イオンエッチング（ＲＩＥ）で基板表面に１
〜２μｍ程度の深さの浅い第１トレンチ５を開口する。
次に、トレンチ５内壁を１０〜１００ｎｍ程度酸化する
か又はＬＰＣＶＤ法により酸化膜７を形成する。次い
で、図３（ｂ）に示すように、ＲＩＥ等を用いて酸化膜
７の底部をエッチングして深さの深い第２のトレンチ９
を形成した後、砒素、リン等のイオン注入を行い、トレ
ンチキャパシタのセルプレート電極となるｎ＋型拡散層
８をトレンチ９の側壁に形成する。その後、セルの容量
絶縁膜１０としてＬＰＣＶＤ法によるシリコン窒化膜を
形成後、熱酸化によりシリコン窒化膜表面を酸化して酸
窒化膜１０を形成する。次に、リンなどのｎ型不純物が
高濃度にドーピングされた（例えば１×１０20〜１×１
０21ｃｍ-3程度）第１の多結晶シリコン膜１１を膜厚１
００ｎｍ程度堆積し、ついで第１の多結晶シリコン膜１
１表面を１０〜１００ｎｍ程度熱酸化することによりシ
リコン酸化膜層１２を形成し、さらに前記第１の多結晶
シリコン膜１１とは独立にリンなどのｎ型不純物の濃度
（１×１０19〜１×１０20ｃｍ-3）を設定し、所望の抵
抗値の抵抗体が得られるようにｎ型の不純物がドープさ
れた第２の多結晶シリコン膜１３をＬＰＣＶＤ法により
堆積する（図４（ａ））。なお、不純物のドーピングの
方法としては、ＬＰＣＶＤ法で多結晶シリコン膜を成長
する際、同時にリンをドーピングする方法、多結晶シリ
コン膜を堆積後にＰＳＧからの熱拡散法によりドーピン
グする方法、リンや砒素などのイオンを１×１０15〜１
×１０16ｃｍ-3程度イオン注入してドーピングする方法
がある。また、燐などの不純物と同時に酸素をイオン注
入することで抵抗を上げることができる。次に、ＲＩＥ
による第２の多結晶シリコン膜１３のエッチバックを行
い、シリコン酸化膜１２が露出した時点でエッチングを
一旦停止しトレンチ５、９内にのみ第２の多結晶シリコ
ン１３を埋め込み、続いてシリコン酸化膜１２をＲＩＥ
またはバッファード弗酸によるウェットエッチングによ
り除去後、更に、ＲＩＥにより第１の多結晶シリコン膜
１１をエッチバックしてトレンチ５、９内にのみ埋め込
む（図４（ｂ））。次に、マスク材のシリコン酸化膜４
を除去し、ゲート酸化膜１４、ゲート電極１５、ＬＤＤ
構造のトランジスタを形成さるためのゲート側壁の酸化
膜サイドウオール１６およびトランジスタのソース・ド
レインとなる不純物拡散層１７をメモリセル領域と周辺
回路領域に形成する（図５（ａ））。次に、層間絶縁膜
１８を形成後、コンタクト１９およびアルミ系金属膜や
タングステンやチタンなどの金属シリサイド膜からなる
配線２０をメモリセル領域、周辺回路領域および抵抗素
子形成領域に形成することにより、本発明の溝型の抵抗
素子が完成する（図５（ｂ））。ここで、抵抗素子部へ
のコンタクトは、第２の多結晶シリコン膜１３の表面に
のみコンタクトするようにして、第１の多結晶シリコン
膜１１表面にはかからないようにしなければならない。
【００１４】本発明の他の具体例の抵抗素子は、前述し
た具体例と同様の方法で半導体基板１の垂直溝５、７内
に容量絶縁膜１０と、リンなどの不純物が高濃度にドー
プされた第１の多結晶シリコン膜１１を形成後、シリコ
ン酸化膜１２を形成する。そして、次に、ボロンなどの
Ｐ型不純物をがドープされた第２の多結晶シリコン膜１
３を形成する。Ｐ型不純物のドーピング方法としては、
この他にボロンや弗化ボロン（ＢＦ2 ）などをイオン注
入する方法やボロンを含む塗布系絶縁膜を用いた拡散な
どの方法によりドーピングすることができる。
た具体例と同様の方法で半導体基板１の垂直溝５、７内
に容量絶縁膜１０と、リンなどの不純物が高濃度にドー
プされた第１の多結晶シリコン膜１１を形成後、シリコ
ン酸化膜１２を形成する。そして、次に、ボロンなどの
Ｐ型不純物をがドープされた第２の多結晶シリコン膜１
３を形成する。Ｐ型不純物のドーピング方法としては、
この他にボロンや弗化ボロン（ＢＦ2 ）などをイオン注
入する方法やボロンを含む塗布系絶縁膜を用いた拡散な
どの方法によりドーピングすることができる。
【００１５】このような具体例によれば、容量素子の容
量蓄積電極は従来どおりのＮ型の多結晶シリコンを利用
できるとともに、抵抗素子はＰ型の多結晶シリコン膜を
抵抗体として利用でき、Ｎ型の多結晶シリコン膜を抵抗
体として利用した場合に比べて、温度依存性の小さい
（温度変化による、抵抗値の変動が小さい）抵抗素子が
形成できる。
量蓄積電極は従来どおりのＮ型の多結晶シリコンを利用
できるとともに、抵抗素子はＰ型の多結晶シリコン膜を
抵抗体として利用でき、Ｎ型の多結晶シリコン膜を抵抗
体として利用した場合に比べて、温度依存性の小さい
（温度変化による、抵抗値の変動が小さい）抵抗素子が
形成できる。
【００１６】
【発明の効果】本発明に係る半導体装置は、溝内に埋め
込む多結晶シリコンの構造を不純物濃度の異なる２層の
多結晶シリコン膜を絶縁膜で分離した構造にすることに
より、溝の中に形成するメモリセル部の容量素子と抵抗
素子部の抵抗素子の電極材料の不純物の濃度をそれぞれ
の電極にとって最適な不純物濃度に設定することができ
る。容量素子には、電極内で空乏層が広がることによる
容量値の低下を抑えることができ、一方抵抗素子には、
不純物濃度を抑えたり酸素をドーピングしたりして高抵
抗の導電体を形成することができる。
込む多結晶シリコンの構造を不純物濃度の異なる２層の
多結晶シリコン膜を絶縁膜で分離した構造にすることに
より、溝の中に形成するメモリセル部の容量素子と抵抗
素子部の抵抗素子の電極材料の不純物の濃度をそれぞれ
の電極にとって最適な不純物濃度に設定することができ
る。容量素子には、電極内で空乏層が広がることによる
容量値の低下を抑えることができ、一方抵抗素子には、
不純物濃度を抑えたり酸素をドーピングしたりして高抵
抗の導電体を形成することができる。
【図１】本発明に係る半導体装置のトレンチ部分の斜視
図である。
図である。
【図２】トレンチ部分の平面図である。
【図３】本発明の半導体装置の製造工程を説明するため
の図である。
の図である。
【図４】図３の続く工程を説明する図である。
【図５】図４の続く工程を説明する図である。
【図６】従来技術を説明するための図である。
【図７】図６に続く工程を説明する図である。
【図８】図７に続く工程を説明する図である。
１ シリコン基板 ２ Ｐウェル ３ 素子分離膜 ４ シリコン酸化膜 ５ 第１のトレンチ ７ 酸化膜 ８ Ｎ＋型拡散層 ９ 第２のトレンチ １０ 容量絶縁膜 １１ 第１の多結晶シリコン膜 １２ シリコン酸化膜 １３ 第２の多結晶シリコン膜 １８ 層間絶縁膜 １９ コンタクト ２０ 配線 ２５ 抵抗体
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (4)
- 【請求項１】 基板の垂直Ｖ方向に所定の深さ寸法を有
し、水平Ｈ方向に所定の長さを有し、所定の幅寸法のト
レンチからなるトレンチを形成した半導体装置におい
て、前記トレンチには、 トレンチの側壁に形成した拡散層と、 トレンチの表面に形成した第１の絶縁膜上に設けた第１
のポリシリコン膜と、 前記第１のポリシリコン膜上に形成した第２の絶縁膜上
で、且つ、前記トレンチを埋め込む第２のポリシリコン
膜とが形成され、 前記第１のポリシリコン膜の不純物濃度と前記第２のポ
リシリコン膜の不純物濃度とが異なり、前記第１のポリ
シリコン膜の導電型と前記第２のポリシリコン膜の導電
型とが異なり、前記第２のポリシリコン膜で抵抗素子が
形成され、且つ、この抵抗素子は、前記水平Ｈ方向に形
成されることを特徴とする半導体装置。 - 【請求項２】 基板の垂直Ｖ方向に所定の深さ寸法を有
し、水平Ｈ方向に所定の長さを有し、所定の幅寸法のト
レンチからなるトレンチを形成した半導体装置におい
て、前記トレンチには、 トレンチの側壁に形成した拡散層と、 トレンチの表面に形成した第１の絶縁膜上に設けた第１
のポリシリコン膜と、 前記第１のポリシリコン膜上に形成した第２の絶縁膜上
で、且つ、前記トレンチを埋め込む第２のポリシリコン
膜とが形成され、 前記第１のポリシリコン膜の不純物濃度と前記第２のポ
リシリコン膜の不純物濃度とが異なり、前記第１のポリ
シリコン膜の導電型と前記第２のポリシリコン膜の導電
型とが同じであり、前記第２のポリシリコン膜で抵抗素
子が形成され、且つ、この抵抗素子は、前記水平Ｈ方向
に形成されることを特徴とする半導体装置。 - 【請求項３】 基板の垂直Ｖ方向に所定の深さ寸法を有
し、水平Ｈ方向に所定の長さを有し、所定の幅寸法のト
レンチからなる第１及び第２のトレンチを形成した半導
体装置において、前記トレンチには、それぞれ、 トレンチの側壁に形成した拡散層と、 トレンチの表面に形成した第１の絶縁膜上に設けた第１
のポリシリコン膜と、 前記第１のポリシリコン膜上に形成した第２の絶縁膜上
で、且つ、前記トレンチを埋め込む第２のポリシリコン
膜とが形成され、 前記第１のポリシリコン膜の不純物濃度と前記第２のポ
リシリコン膜の不純物濃度とが異なり、前記第１のポリ
シリコン膜の導電型と前記第２のポリシリコン膜の導電
型とが異なり、 前記第１のトレンチにおいては、前記第１のポリシリコ
ン膜をキャパシタの電荷蓄積電極として用いると共に、
前記第２のトレンチにおいては、前記第２のポリシリコ
ン膜で抵抗素子が形成され、且つ、この抵抗素子は、前
記水平Ｈ方向に形成されることを特徴とする半導体装
置。 - 【請求項４】 基板の垂直Ｖ方向に所定の深さ寸法を有
し、水平Ｈ方向に所定の長さを有し、所定の幅寸法のト
レンチからなる第１及び第２のトレンチを形成した半導
体装置において、前記トレンチには、それぞれ、 トレンチの側壁に形成した拡散層と、 トレンチの表面に形成した第１の絶縁膜上に設けた第１
のポリシリコン膜と、 前記第１のポリシリコン膜上に形
成した第２の絶縁膜上で、且つ、前記トレンチを埋め込
む第２のポリシリコン膜とが形成され、 前記第１のポリシリコン膜の不純物濃度と前記第２のポ
リシリコン膜不純物の濃度とが異なり、前記第１のポリ
シリコン膜の導電型と前記第２のポリシリコン膜の導電
型とが同じであり、 前記第１のトレンチにおいては、前記第１のポリシリコ
ン膜をキャパシタの電荷蓄積電極として用いると共に、
前記第２のトレンチにおいては、前記第２のポリシリコ
ン膜で抵抗素子が形成され、且つ、この抵抗素子は、前
記水平Ｈ方向に形成されることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13336998A JP3161412B2 (ja) | 1998-05-15 | 1998-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13336998A JP3161412B2 (ja) | 1998-05-15 | 1998-05-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330375A JPH11330375A (ja) | 1999-11-30 |
| JP3161412B2 true JP3161412B2 (ja) | 2001-04-25 |
Family
ID=15103126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13336998A Expired - Fee Related JP3161412B2 (ja) | 1998-05-15 | 1998-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161412B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560761B2 (en) * | 2006-01-09 | 2009-07-14 | International Business Machines Corporation | Semiconductor structure including trench capacitor and trench resistor |
| US8377790B2 (en) | 2011-01-27 | 2013-02-19 | International Business Machines Corporation | Method of fabricating an embedded polysilicon resistor and an embedded eFuse isolated from a substrate |
| US8546243B2 (en) | 2011-05-24 | 2013-10-01 | International Business Machines Corporation | Dual contact trench resistor and capacitor in shallow trench isolation (STI) and methods of manufacture |
| JP2021072365A (ja) | 2019-10-31 | 2021-05-06 | ソニーセミコンダクタソリューションズ株式会社 | 抵抗素子および電子機器 |
-
1998
- 1998-05-15 JP JP13336998A patent/JP3161412B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330375A (ja) | 1999-11-30 |
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