CN104425438A - 集成电路及其制造方法 - Google Patents

集成电路及其制造方法 Download PDF

Info

Publication number
CN104425438A
CN104425438A CN201410338435.7A CN201410338435A CN104425438A CN 104425438 A CN104425438 A CN 104425438A CN 201410338435 A CN201410338435 A CN 201410338435A CN 104425438 A CN104425438 A CN 104425438A
Authority
CN
China
Prior art keywords
interconnect pad
layer
dielectric layer
end cap
interlayer dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410338435.7A
Other languages
English (en)
Other versions
CN104425438B (zh
Inventor
曾元泰
刘铭棋
周仲彦
蔡嘉雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104425438A publication Critical patent/CN104425438A/zh
Application granted granted Critical
Publication of CN104425438B publication Critical patent/CN104425438B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/06—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
    • H01C17/075—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base by thin film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/006—Thin film resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种新颖的集成电路及其制造方法。集成电路包括多个第一互连焊盘、多个第二互连焊盘、第一层间介电层、薄膜电阻器以及至少两个端帽。用作薄膜电阻器的连接件的端帽与多个第二互连焊盘放置在同一级内。因此，通过端帽和多个第二互连焊盘的直接连接可形成它们之间的电连接。因此，可用一种具备成本效益的方式来制造具有薄膜电阻器的集成电路，从而克服上述缺点。

Description

集成电路及其制造方法
技术领域
本发明总体涉及集成电路，更具体地，涉及薄膜电阻器(TFR)。
背景技术
薄膜电阻器(TFR)对于高精度模拟和混合信号应用来说是非常具有吸引力的组件，并且已用于许多重要的技术应用的电子电路中。TFR可以是单个器件的组成部分，或可以是复杂的混合电路或集成电路的组成部分。当将TFR整合到集成电路的现有工艺流程中时，需要特别注意。
通常，在集成电路中制造TFR过程中，在金属互连水平上将TFR的材料蒸发或溅射到衬底晶圆上，并且随后对其进行图案化和蚀刻。这样，TFR嵌入在金属间介电(IMD)层之间。TFR需要电连接。因此，需要两个额外掩模层来形成TFR本身并且形成TFR的接触点。通常，集成电路内的TFR和其他器件的连接是从上面的金属互连层到TFR的接触点。TFR的接触点需要在通孔蚀刻期间保护电阻器，通孔蚀刻是使上面的金属互连层和电阻器相接触的工艺。
因此，用于TFR的额外掩模增加了带有TFR的集成电路的制造成本。此外，工艺裕度和所产生的集成电路的可靠性还受限于将TFR整合到集成电路内所需的多次沉积和干/湿蚀刻步骤。因此，需要继续改进构造具有TFR的集成电路的结构和方法。
发明内容
根据本发明的一个方面，提供了一种集成电路，包括：多个第一互连焊盘，设置在第一互连级处；多个第二互连焊盘，设置在第二互连级处，其中，第二互连级位于第一互连级的上方；第一层间介电层，设置在第一互连级和第二互连级之间；薄膜电阻器，将设置在第二互连级处的多个第二互连焊盘中的两个第二互连焊盘电连接；以及至少两个端帽，分别设置在薄膜电阻器和多个第二互连焊盘中的两个第二互连焊盘之间，其中，每个端帽均与薄膜电阻器和多个第二互连焊盘中的一个第二互连焊盘直接接触。
优选地，端帽设置在薄膜电阻器的上方，并且每个端帽分别被多个第二互连焊盘中的一个第二互连焊盘覆盖。
优选地，该集成电路还包括：多个第一通孔，设置在第一层间介电层内并且分别连接多个第一互连焊盘和多个第二互连焊盘。
优选地，每个端帽均通过多个第一通孔中的一个第一通孔而电连接至多个第一互连焊盘中的一个第一互连焊盘。
优选地，该集成电路还包括：多个第三互连焊盘，设置在第三互连级上，其中，第三互连级位于第二互连级的上方；第二层间介电层，设置在第二互连级和第三互连级之间；以及多个第二通孔，设置在第二层间介电层内并且分别连接多个第二互连焊盘和多个第三互连焊盘，其中，每个端帽均通过多个第二通孔中的一个第二通孔而电连接至多个第三互连焊盘中的一个第三互连焊盘。
优选地，第二互连焊盘包括：第一氮化钛(TiN)层；铝铜(AlCu)层，设置在第一氮化钛(TiN)层上；第二氮化钛(TiN)层，设置在铝铜(AlCu)层上；以及氮氧化硅(SiON)层，设置在第二氮化钛(TiN)层上。
优选地，端帽设置在薄膜电阻器的下方，并且每个端帽均分别设置在多个第二互连焊盘中的一个第二互连焊盘之上。
优选地，该集成电路还包括：多个第一通孔，设置在第一层间介电层内并且分别连接多个第一互连焊盘和多个第二互连焊盘，其中，每个端帽均通过多个第一通孔中的一个第一通孔而电连接至多个第一互连焊盘中的一个第一互连焊盘。
优选地，该集成电路还包括：多个第三互连焊盘，设置在第三互连级上，其中，第三互连级位于第二互连级之上；第二层间介电层，设置在第二互连级和第三互连级之间；以及多个第二通孔，设置在第二层间介电层内并且分别电连接多个第二互连焊盘和多个第三互连焊盘，其中，每个端帽均通过多个第二通孔中的一个第二通孔连接至多个第三互连焊盘中的一个第三互连焊盘。
优选地，第二互连焊盘包括：铝铜(AlCu)层；以及氮化钛(TiN)层，设置在铝铜(AlCu)层上。
优选地，薄膜电阻器是由选自由硅铬(SiCr)、氮化钽(TaN)和镍铬(NiCr)组成的组中的材料制成，并且端帽是由选自由氮化钛(TiN)、氮化钽(TaN)、钛钨(TiW)和钽钨(TaW)组成的组中的材料制成。
根据本发明的另一方面，提供了一种制造集成电路的方法，包括：提供具有多个第一互连焊盘和第一层间介电层的半导体衬底，其中，第一层间介电层覆盖多个第一互连焊盘；在第一层间介电层上形成金属电阻器层和金属覆盖层的层压层，其中，金属电阻器层夹置在金属覆盖层和第一层间介电层之间；图案化金属电阻器层和金属覆盖层的层压层；在第一层间介电层上和层压层上形成多个第二互连焊盘，其中，多个第二互连焊盘中的两个第二互连焊盘分别覆盖金属覆盖层的不同部分，而金属覆盖层的其他部分被暴露；以及去除金属覆盖层的暴露部分以形成两个电绝缘的端帽。
优选地，去除金属覆盖层的暴露部分的步骤通过湿蚀刻来完成。
优选地，在去除金属覆盖层的暴露部分的步骤之后，还包括：沉积第二层间介电层以覆盖多个第二互连焊盘、金属电阻器层和第一层间介电层；形成穿过第二层间介电层的多个第二通孔以分别连接多个第二互连焊盘；以及在第二层间介电层上形成多个第三互连焊盘，其中，多个第三互连焊盘分别电连接至多个第二互连焊盘。
优选地，半导体衬底还包括：多个第一通孔，多个第一通孔设置在第一层间介电层内并且分别连接多个第一互连焊盘和多个第二互连焊盘，并且每个端帽均通过多个第一通孔中的一个第一通孔而电连接至多个第一互连焊盘中的一个第一互连焊盘。
优选地，每个第二互连焊盘均包括：第一氮化钛(TiN)层；铝铜(AlCu)层，设置在第一氮化钛(TiN)层上；第二氮化钛(TiN)层，设置在铝铜(AlCu)层上；以及氮氧化硅(SiON)层，设置在第二氮化钛(TiN)层上。
根据本发明的又一方面，提供了一种制造集成电路的方法，包括：提供具有多个第一互连焊盘和第一层间介电层的半导体衬底，其中，第一层间介电层覆盖多个第一互连焊盘；形成穿过第一层间介电层的多个第一通孔，其中，每个第一通孔均电连接至第一互连焊盘；同时形成多个第二互连焊盘和多个端帽，其中，多个第二互连焊盘分别连接至多个第一通孔，并且多个端帽分别设置在多个第二互连焊盘上；形成金属电阻器层和介电层的层压层，以覆盖多个端帽和第一层间介电层，其中，金属电阻器层夹置在多个端帽和介电层之间；以及图案化金属电阻器层和介电层的层压层，从而形成至少两个电绝缘的端帽，至少两个电绝缘的端帽之间仅通过金属电阻器层来实现电连接。
优选地，多个第一通孔中的两个第一通孔电连接至仅通过金属电阻器层实现电连接的两个端帽。
优选地，在图案化金属电阻器层和介电层的层压层的步骤之后，还包括：沉积第二层间介电层，以覆盖第一层间介电层和层压层；形成穿过第二层间介电层的多个第二通孔，以分别连接多个端帽；以及在第二层间介电层上形成多个第三互连焊盘，其中，多个第三互连焊盘分别电连接至多个第二互连焊盘。
优选地，每个第二互连焊盘均包括：第一氮化钛(TiN)层；铝铜(AlCu)层，设置在第一氮化钛(TiN)层上；以及第二氮化钛(TiN)层，设置在铝铜(AlCu)层上。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少
图1是根据本发明的各个实施例的集成电路的至少一部分的示意图。
图2是根据本发明的各个实施例的集成电路的至少一部分的示意图。
图3是根据本发明的各个实施例的集成电路的至少一部分的示意图。
图4是根据本发明的各个实施例的集成电路的至少一部分的示意图。
图5是根据本发明的各个实施例的处于制造中间阶段的集成电路的至少一部分的示意图。
图6是根据本发明的各个实施例的图5所示集成电路处于后续制造阶段的示意图。
图7是根据本发明的各个实施例的图6所示集成电路处于后续制造阶段的示意图。
图8是根据本发明的各个实施例的图7所示集成电路处于后续制造阶段的示意图。
图9是根据本发明的各个实施例制作的集成电路的至少一部分的示意图。
图10是根据本发明的各个实施例的图9所示集成电路处于后续制造阶段的示意图。
图11是根据本发明的各个实施例的图10所示集成电路处于后续制造阶段的示意图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。此外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。为了简化和清楚，可以按照不同比例绘制各种部件。
除非本文另有明确说明，否则本文使用的单数形式“一种”、“一个”和“这个”包括多个所指物。因此，除非本文另有明确说明，例如，引用层间介电(ILD)层包括具有两个或多个这样ILD层的实施例。整篇说明书中引用的“一种实施例”或“一个实施例”指结合该实施例所描述的特定部件、结构或特征包含在本发明的至少一个实施例中。因此，通篇说明书中出现在不同位置的短语“在一个实施例中”或“在一种实施例中”无需都指代同一个实施例。此外，特定的部件、结构或特征可以以任何合适的方式组合在一个或多个实施例中。应该理解，无需按比例绘制附图，但是，这些附图用于示出的目的。
通常使用将TFR嵌入金属间介电(IMD)层的传统方法。这种方法需要两个额外的掩模和制造的相应光刻/蚀刻工艺。因此，增加了具有TFR的集成电路的制造成本，并且也限制了工艺裕度和所产生的集成电路的可靠性。就此而言，根据本发明的各个实施例，提供了一种集成电路及其制造方法。
图1是根据本发明的各个实施例的集成电路的至少一部分的示意图。集成电路包括多个第一互连焊盘102、多个第二互连焊盘106、第一层间介电层110、薄膜电阻器112和至少两个端帽(end-cap)114。多个第一互连焊盘102设置在第一互连级104处。多个第二互连焊盘106设置在第二互连级108处，其中，第二互连级108位于第一互连级104的上方。第一层间介电层110设置在第一互连级104和第二互连级108之间。多个第一互连焊盘102和多个第二互连焊盘106由诸如金属的导电材料制成，并且分别设置在与各种导电路径相对应的各种布局中。多个第一互连焊盘102和多个第二互连焊盘106可由块状导电材料或层压的导电材料层制成。在本发明的各个实施例中，第二互连焊盘106包括第一氮化钛(TiN)层、铝铜(AlCu)层、第二氮化钛(TiN)层和氮氧化硅(SiON)层。铝铜(AlCu)层设置在第一氮化钛(TiN)层上，第二氮化钛(TiN)层设置在铝铜(AlCu)层上，并且氮氧化硅(SiON)层设置在第二氮化钛(TiN)层上。
第一层间介电层110可由诸如SiO2的氧化物层形成。在具有较小关键尺寸的先进技术中，可使用各种层间介电材料，诸如，中k介电材料、k值小于3.5的低k介电材料或介电常数k小于3.0的ELK介电材料。例如，可使用层间介电材料(诸如，未掺杂的硅玻璃(USG)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼硅酸盐玻璃(BSG)层或硼磷硅酸盐玻璃(BPSG)层)。
薄膜电阻器112电连接设置在第二互连级处的多个第二互连焊盘中的两个。如图1所示，薄膜电阻器112和多个第二互连焊盘106设置在同一级。薄膜电阻器112包括诸如硅铬(SiCr)的薄膜电阻器材料。可选地，薄膜电阻器112包括诸如镍铬(NiCr)或氮化钽(TaN)的其他合适的电阻材料。可根据所要求的电阻器特性来选择薄膜电阻器112的材料。薄膜电阻器的厚度介于约和之间。通过诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、PLD、其他合适的技术或它们的组合来形成薄膜电阻器112。
如图1所示，两个端帽114分别设置在薄膜电阻器112和多个第二互连焊盘106中的两个之间。应该注意，每个端帽114都与薄膜电阻器112和多个第二互连焊盘106中的一个直接接触。各端帽114仅通过薄膜电阻器112电连接。换句话说，端帽114直接接触相应的第二互连焊盘106。两个端帽114分别为薄膜电阻器112的输入端和输出端。薄膜电阻器112和第二互连焊盘106之间的导电路径通过直接连接而非通过通孔连接形成。如上所述，因为薄膜电阻器112和多个第二互连焊盘106设置在同一级(第二互连级108)，各端帽114可分别直接连接至薄膜电阻器112和多个第二互连焊盘106中的一个。在本发明的各个实施例中，端帽114可以是氮化钛(TiN)、氮化钽(TaN)、钛钨(TiW)或钽钨(TaW)。端帽114的厚度可介于例如约100埃和约1000埃之间。端帽114也可防止薄膜电阻器112氧化并且为随后沉积的接触金属提供粘合层。
如图1所示，在本发明的各个实施例中，端帽114设置在薄膜电阻器112的上方，并且每个端帽114分别被多个第二互连焊盘106中的一个覆盖。因此，覆盖端帽114的第二互连焊盘106可以是薄膜电阻器112的电流输入端或输出端的导电焊盘。在本发明的各个实施例中，集成电路还包括多个第三互连焊盘118、第二层间介电层122和多个第二通孔124。多个第三互连焊盘118设置在第三互连级120上，其中，第三互连级120设置在第二互连级108的上方。多个第三互连焊盘118由诸如金属的导电材料制成，并且被布置在各种布局中以形成各种导电路径。多个第三互连焊盘118可由块状导电材料或导电材料层压制成。第二层间介电层122设置在第二互连级108和第一互连级104之间。第二层间介电层122可由诸如SiO2的氧化物层形成。在具有较小关键尺寸的先进技术中，可使用各种层间介电材料，诸如，中k介电材料、k值小于3.5的低k介电材料或介电常数k小于3.0的ELK介电材料。例如，可使用层间介电材料(诸如，未掺杂的硅玻璃(USG)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼硅酸盐玻璃(BSG)层或硼磷硅酸盐玻璃(BPSG)层)。
多个第二通孔124设置在第二层间介电层122内并且分别连接多个第二互连焊盘106和多个第三互连焊盘118。每个端帽114通过多个第二通孔124中的一个分别电连接至多个第三互连焊盘118中的一个。因此，建立了薄膜电阻器112的电流输入/输出的导电路径。如图1所示，例如，可通过位于薄膜电阻器112的左侧的第三互连焊盘118输入电流信号，然后电流信号在均位于薄膜电阻器112的左侧的第二通孔124、第二互连焊盘106和端帽114中流动，之后电流信号在薄膜电阻器112、均位于薄膜电阻器112的右侧的端帽114和第二互连焊盘106和第二通孔124中流动，并且最终通过电阻器112的右侧的第三互连焊盘118来输出电流信号。再例如，电流信号也可由位于薄膜电阻器112右侧的第三互连焊盘118输入，然后电流信号在均位于薄膜电阻器112右侧的第二通孔124、第二互连焊盘106和端帽114内流动，之后电流信号在薄膜电阻器112、均位于薄膜电阻器112左侧的端帽114和第二互连焊盘106以及第二通孔124内流动，并且最终通过薄膜电阻器112的左侧的第三互连焊盘118输出电流信号。此外，在本发明的各个实施例中，集成电路还包括设置在第一层间介电层110内并且将多个第一互连焊盘102和多个第二互连焊盘106分别连接的多个第一通孔116。因此，同样如图1所示，也可通过第一通孔116和第二通孔124在第一互连焊盘102、第二互连焊盘106和第三互连焊盘118之间建立无需通过薄膜电阻器112的另一个导电路径。
图2是根据本发明的各个实施例的集成电路的至少一部分的示意图。集成电路包括多个第一互连焊盘102、多个第二互连焊盘106、第一层间介电层110、薄膜电阻器112和至少两个端帽114。上述元件的位置以及它们之间的连接与上面的描述相似，因此在此省略了这些细节。图2所示的集成电路和图1所示的集成电路之间的区别在于每个端帽114都通过多个第一通孔116中的一个分别电连接至多个第一互连焊盘102中的一个。因此，建立了薄膜电阻器112的电流输入/输出的另一导电路径。如图2所示，例如，电流信号可由位于薄膜电阻器112左侧的第一互连焊盘102输入，然后电流信号在均位于薄膜电阻器112左侧的第一通孔116、第二互连焊盘106和端帽114内流动，之后电流信号在薄膜电阻器112、均位于薄膜电阻器112右侧的端帽114和第二互连焊盘106、第一通孔116内流动，并且最终由位于薄膜电阻器112右侧的第一互连焊盘102输出电流信号。再例如，电流信号也可由位于薄膜电阻器112右侧的第一互连焊盘102输入，然后电流信号在均位于薄膜电阻器112右侧的第一通孔116、第二互连焊盘106和端帽114内流动，之后电流信号在薄膜电阻器112、均位于薄膜电阻器112左侧的端帽114和第二互连焊盘106、第一通孔内流动，并且最终由位于薄膜电阻器112左侧的第一互连焊盘102输出电流信号。
图3是根据本发明的各个实施例的集成电路的至少一部分的示意图。集成电路包括多个第一互连焊盘102、多个第二互连焊盘106、第一层间介电层110、薄膜电阻器112和至少两个端帽114。上述元件的位置以及它们之间的连接与上面的描述相似，因此在此省略了这些细节。图3示出的集成电路和图1所示的集成电路之间的区别在于端帽114设置在薄膜电阻器112的下面，并且每个端帽114都分别设置在多个第二互连焊盘106中的一个的上方。如图3所示，在本发明的各个实施例中，多个第一通孔116设置在第一层间介电层110内并且分别将多个第一互连焊盘102和多个第二互连焊盘106连接在一起，其中，每个端帽114都分别通过多个第一通孔116中的一个电连接至多个第一互连焊盘102中的一个。端帽114设置在多个第二互连焊盘106中的两个上面而非被第二互连焊盘106覆盖(如图1和图2所示)。在本发明的各个实施例中，第二互连焊盘106包括铝铜(AlCu)层和设置其上的氮化钛(TiN)层。因此，建立了薄膜电阻器112的电流输入/输出的另一导电路径。如图3所示，例如，电流信号可由位于薄膜电阻器112左侧的第一互连焊盘102输入，然后电流信号在均位于薄膜电阻器112左侧的第一通孔116、第二互连焊盘106和端帽114内流动，之后电流信号在薄膜电阻器112、均位于薄膜电阻器112右侧的端帽114和第二互连焊盘106、第一通孔116内流动，最终由位于薄膜电阻器112右侧的第一互连焊盘102输出电流信号。再例如，电流信号也可由位于薄膜电阻器112右侧的第一互连焊盘102输入，然后电流信号在均位于薄膜电阻器112右侧的第一通孔116、第二互连焊盘106和端帽114内流动，之后电流信号在薄膜电阻器112、均位于薄膜电阻器112左侧的端帽114和第二互连焊盘106、第一通孔116内流动，最终由位于薄膜电阻器112左侧的第一互连焊盘102输出电流信号。
图4是根据本发明的各个实施例的集成电路的至少一部分的示意图。集成电路包括多个第一互连焊盘102、多个第二互连焊盘106、第一层间介电层110、薄膜电阻器112以及至少两个端帽114。上述元件的位置以及它们之间的连接与上文描述的相似，因此在此省略了这些细节。在本发明的各个实施例中，多个第三互连焊盘118设置在第三互连级102上，其中，第三互连级102位于第二互连级108的上方。第二层间介电层122设置在第二互连级108和第三互连级102之间。多个第二通孔124设置在第二层间介电层122内并且分别电连接多个第二互连焊盘106和多个第三互连焊盘118。图4示出的集成电路和图3所示的集成电路之间的区别在于，每个端帽114均通过多个第二通孔124中的一个分别电连接至多个第三互连焊盘118中的一个。因此，建立了薄膜电阻器112的电流输入/输出的另一导电路径。如图4所示，例如，电流信号可由薄膜电阻器112的左侧上的第三互连焊盘118输入，然后电流信号在位于薄膜电阻器112左侧的第二通孔124和端帽114内流动，之后电流信号在薄膜电阻器112、均位于薄膜电阻器112右侧的端帽114和第二通孔124内流动，最终由位于薄膜电阻器112右侧的第三互连焊盘118输出电流信号。再例如，电流信号也可由位于薄膜电阻器112右侧的第三互连焊盘118输入，然后电流信号在薄膜电阻器112的右侧上的第二通孔124和端帽114内流动，之后电流信号在薄膜电阻器112、均位于薄膜电阻器112左侧的端帽114和第二通孔124内流动，最终由位于薄膜电阻器112左侧的第三互连焊盘118输出电流信号。
现将结合图5至图8描述根据本发明的各个实施例的制造集成电路的方法。图5是根据本发明的各个实施例的处于制造中间阶段的集成电路的至少一部分的示意图。提供了具有多个第一互连焊盘102和第一层间介电层110的半导体衬底。可形成多个第一互连焊盘102，例如，可溅射沉积毡状Al涂层。然后在其上方形成光刻掩模以描划出何处需要金属互连件。然后采用合适的蚀刻剂来蚀刻毡状Al涂层。然后剥离光刻掩模，从而形成多个第一互连焊盘102。第一层间介电层110覆盖多个第一互连件焊盘102。第一层间介电层110可通过合适的工艺(诸如，CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、PLD、其他合适的技术或它们的组合)形成。例如，第一层间介电层110可由诸如SiO2的氧化物层形成。在具有较小关键尺寸的先进技术中，可使用各种层间介电材料，诸如，中k介电材料、k值小于3.5的低k介电材料或介电常数k小于3.0的ELK介电材料。例如，可使用诸如未掺杂的硅玻璃(USG)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼硅酸盐玻璃(BSG)层或硼磷硅酸盐玻璃(BPSG)层。在本发明的各个实施例中，多个第一通孔116可形成在第一层间介电层110内以连接多个第一互连焊盘102。
如图5所示，金属电阻器层112’和金属覆盖层114’的层压形成在第一层间介电层110上，其中，金属电阻器层112’夹置在金属覆盖层114’和第一层间介电层110之间。金属电阻器层112’包括各种材料(包括氮化钽(TaN)、硅铬(SiCr)和镍铬(NiCr))，并且通过合适的工艺(诸如，CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、PLD、其他合适的技术或它们的组合)形成。金属覆盖层114’形成在金属电阻器层112’的上方。金属覆盖层114’可例如为氮化钛(TiN)、氮化钽(TaN)、钛钨(TW)或钽钨(TaW)。在一些实施例中，金属覆盖层114’的厚度介于约100埃和约1000埃之间。金属覆盖层114’防止金属电阻器层112’氧化并且为随后沉积的接触金属提供了粘合层。为了防止氧化，金属覆盖层114’可原位沉积，而无需从制造设备处去除。在一些实施例中，金属电阻器层112’和金属覆盖层114’可形成在同一设备腔室内。在其他实施例中，金属电阻器层112’和金属覆盖层114’可形成在密封的集束型设备的各自腔室内，同时机器人装置在真空下或者在惰性或还原气体环境下在腔室之间传输衬底以避免污染。
图6是根据本发明的各个实施例的图5所示集成电路处于后续制造阶段的示意图。然后，图案化金属电阻器层112’和金属覆盖层114’的层压层以限定薄膜电阻器112的有效区域。例如，用如图5所示的光刻胶126描划金属电阻器层112’和金属覆盖层114’的层压层。光刻胶126掩蔽层压层中需要形成金属电阻器层112’的部分。层压层的暴露部分不构成薄膜电阻器112，因此使用合适的蚀刻剂去除。然后在蚀刻工艺之后剥离光刻胶126，从而形成图6所示的结构。
图7是根据本发明的各个实施例的图6所示集成电路处于后续制造阶段的示意图。多个第二互连焊盘106形成在第一层间介电层110上以及薄膜电阻器112和金属覆盖层114’的层压层上。应该注意，多个第二互连焊盘106中的两个分别覆盖金属覆盖层114’的不同部分并且暴露出金属覆盖层114’的另一部分128。可形成多个第二互连焊盘106，例如，可溅射沉积导电材料。然后在其上形成光刻胶掩模以描划出何处需要形成金属互连件。然后采用合适的蚀刻剂来蚀刻导电材料。之后剥离光刻掩模，从而形成多个第二互连焊盘106。在本发明的各个实施例中，导电材料包括TiN、AlCu、TiN和SiON层的层压(从底部到顶部)。应该注意，分别覆盖金属覆盖层114’的不同部分的第二互连焊盘106保护金属覆盖层114’中位于薄膜电阻器112上的两个端部。预先确定金属覆盖层114’的被保护的两个端部以在随后的工艺中在薄膜电阻器112上形成两个端帽。同样如图7所示，在本发明的各个实施例中，多个第二互连焊盘106中的一些连接至设置在第一层间介电层110内的第一通孔116，并且电连接至多个第一互连焊盘102。
图8是根据本发明的各个实施例的图7所示集成电路处于后续制造阶段的示意图。去除了金属覆盖层114’的暴露部分128，从而形成了两个电绝缘的端帽114。端帽114之间仅通过薄膜电阻器112实现电连接。在本发明的各个实施例中，通过湿蚀刻而非干蚀刻去除金属覆盖层114’的暴露部分128，从而避免等离子体损坏薄膜电阻器112。应该注意，分别覆盖金属覆盖层114’的不同部分的第二互连焊盘106可被认为是金属覆盖层114’的掩模。因此，消除了用于在薄膜电阻器112上形成两个端帽114的额外掩模。此外，因为薄膜电阻器112上的两个端帽114分别直接连接至第二互连焊盘106，所以可容易地建立两个端帽114和第二互连焊盘106之间的电连接。因此，降低了集成电路的制造成本，因为消除了用于在薄膜电阻器112上形成两个端帽114的额外掩模。由于简化了上述工艺操作，所以，可增大制造集成电路的工艺裕度并且可增强所产生的集成电路的可靠性。参照图8和图1，在本发明的一些实施例中，在去除金属覆盖层114’的暴露部分128的操作之后，沉积第二层间介电层122以覆盖多个第二互连焊盘106、金属电阻器层112和第一层间介电层110。沉积第二层间介电层122的材料和方法类似于上述沉积第一层间介电层110的材料和方法，因此，此处省略了这些细节。形成穿过第二层间介电层122的多个第二通孔124以分别连接多个第二互连焊盘106。多个第三互连焊盘118形成在第二层间介电层122上。多个第三互连焊盘118分别电连接至多个第二互连焊盘106。因此，建立了图1所述的导电路径。在图2所示的本发明的其他实施例中，每个端帽114均通过多个第一通孔116中的一个分别电连接至多个第一互连焊盘102中的一个，因此建立了图2所述的导电路径。
图9是根据本发明各个实施例的制造的集成电路的至少一部分的示意图。提供了具有多个第一互连焊盘102和多个层间介电层110的半导体衬底。第一层间介电层110覆盖多个第一互连焊盘102。形成穿过第一层间介电层110的多个第一通孔116。每个第一通孔116均分别连接至第一互连焊盘102。多个第二互连焊盘106和多个端帽114同时形成。例如，通过光刻/蚀刻工艺在第一层间介电层110内形成多个空腔，并且多个空腔分别位于多个第一通孔116的上方。将合适的导电材料填充在多个空腔内，并且在空腔填充操作中可既形成多个第二互连焊盘106又形成多个端帽114。多个第二互连焊盘106分别连接至多个第一通孔，并且多个端帽分别设置在多个第二互连焊盘上。形成多个第一互连焊盘102、第一层间介电层110、多个第一通孔116和多个端帽114的材料和方法类似于上述的材料和方法，因此在此省略了这些细节。应该注意，在形成薄膜电阻器112之前形成多个第二互连焊盘106和多个端帽114，并且通过形成分别直接连接至多个第二互连焊盘106的多个端帽114已实现多个第二互连焊盘106和多个端帽114之间的电连接。在本发明的各个实施例中，每个第二互连焊盘均包括第一氮化钛(TiN)层、铝铜(AlCu)层和第二氮化钛(TiN)层。铝铜(AlCu)层设置在第一氮化钛(TiN)层上，而第二氮化钛(TiN)层设置在铝铜(AlCu)层上。
图10是根据本发明的各个实施例的图9所示集成电路处于后续制造阶段的示意图。形成金属电阻器层112’和介电层130的层压层以覆盖多个端帽114和第一层间介电层110。金属电阻器层112’夹置在多个端帽114和介电层130之间。形成金属电阻器层112’的材料和方法类似于上述的材料和方法，因此在此省略了这些细节。形成介电层130的材料和方法也类似于形成第一层间介电层110的材料和方法，因此在此省略了这些细节。例如，介电层130可以是氧化硅，以防止金属电阻器层112’的氧化。
图11是根据本发明的各个实施例的图10所示集成电路处于后续制造阶段的示意图。图案化金属电阻器层112’和介电层130的层压层以限定薄膜电阻器112的有效区域，从而形成至少两个电绝缘的端帽114。端帽114之间仅通过金属电阻器层112’实现电连接。例如，通过如图10所示的光刻胶126来对金属电阻器层112’和介电层130的层压层进行描划。光刻胶126掩蔽层压层中需要形成金属电阻器层112’的部分。层压层的暴露部分不会构成薄膜电阻器112，因此使用合适的蚀刻剂去除。蚀刻工艺之后，剥离光刻胶126掩模，从而形成图6所示的结构。应该注意，多个端帽114和多个第二互连焊盘106同时形成。因此，消除了用于形成两个端帽114的额外掩模。此外，因为薄膜电阻器112上的两个端帽114分别直接连接至第二互连焊盘106，所以可以容易地建立两个端帽114和第二互连焊盘106之间的电连接。因此，因为消除了用于在薄膜电阻器112上形成两个端帽114的额外掩模，所以降低了集成电路的制造成本。由于简化了上述工艺操作，所以可增大制造集成电路的工艺裕度并可增强所产生的集成电路的可靠性。参照图11和图3，在本发明的一些实施例中，在图案化金属电阻器层112’和介电层130的层压层的操作之后，沉积第二层间介电层122以覆盖第一层间介电层110以及金属电阻器层112’和介电层130的层压层。沉积第二层间介电层122的材料和方法类似于上述沉积第一层间介电层110的材料和方法，因此在此省略了这些细节。形成了穿过第二层间介电层122的多个第二通孔124，以分别连接多个第二互连焊盘106。多个第三互连焊盘118形成在第二层间介电层122上。多个第三互连焊盘118分别电连接至多个第二互连焊盘106。因此，建立了图3所述的导电路径。在图3所示的本发明的其他实施例中，每个端帽114均分别通过多个第一通孔116中的一个电连接至多个第一互连焊盘102中的一个，因此建立了图4所述的导电路径。
上面已概述了若干实施例的部件，使得本领域的普通技术人员可以更好地理解以下的详细描述。本领域的普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (10)

1.一种集成电路，包括：
多个第一互连焊盘，设置在第一互连级处；
多个第二互连焊盘，设置在第二互连级处，其中，所述第二互连级位于所述第一互连级的上方；
第一层间介电层，设置在所述第一互连级和所述第二互连级之间；
薄膜电阻器，将设置在所述第二互连级处的所述多个第二互连焊盘中的两个第二互连焊盘电连接；以及
至少两个端帽，分别设置在所述薄膜电阻器和所述多个第二互连焊盘中的两个第二互连焊盘之间，
其中，每个端帽均与所述薄膜电阻器和所述多个第二互连焊盘中的一个第二互连焊盘直接接触。
2.根据权利要求1所述的集成电路，其中，所述端帽设置在所述薄膜电阻器的上方，并且每个端帽分别被所述多个第二互连焊盘中的一个第二互连焊盘覆盖。
3.根据权利要求2所述的集成电路，还包括：
多个第一通孔，设置在所述第一层间介电层内并且分别连接所述多个第一互连焊盘和所述多个第二互连焊盘。
4.根据权利要求3所述的集成电路，其中，每个端帽均通过所述多个第一通孔中的一个第一通孔而电连接至所述多个第一互连焊盘中的一个第一互连焊盘。
5.根据权利要求2所述的集成电路，还包括：
多个第三互连焊盘，设置在第三互连级上，其中，所述第三互连级位于所述第二互连级的上方；
第二层间介电层，设置在所述第二互连级和所述第三互连级之间；以及
多个第二通孔，设置在所述第二层间介电层内并且分别连接所述多个第二互连焊盘和所述多个第三互连焊盘，
其中，每个端帽均通过所述多个第二通孔中的一个第二通孔而电连接至所述多个第三互连焊盘中的一个第三互连焊盘。
6.根据权利要求2所述的集成电路，其中，所述第二互连焊盘包括：
第一氮化钛(TiN)层；
铝铜(AlCu)层，设置在所述第一氮化钛(TiN)层上；
第二氮化钛(TiN)层，设置在所述铝铜(AlCu)层上；以及
氮氧化硅(SiON)层，设置在所述第二氮化钛(TiN)层上。
7.根据权利要求1所述的集成电路，其中，所述端帽设置在所述薄膜电阻器的下方，并且每个端帽均分别设置在所述多个第二互连焊盘中的一个第二互连焊盘之上。
8.根据权利要求7所述的集成电路，还包括：
多个第一通孔，设置在所述第一层间介电层内并且分别连接所述多个第一互连焊盘和所述多个第二互连焊盘，
其中，每个端帽均通过所述多个第一通孔中的一个第一通孔而电连接至所述多个第一互连焊盘中的一个第一互连焊盘。
9.一种制造集成电路的方法，包括：
提供具有多个第一互连焊盘和第一层间介电层的半导体衬底，其中，所述第一层间介电层覆盖所述多个第一互连焊盘；
在所述第一层间介电层上形成金属电阻器层和金属覆盖层的层压层，其中，所述金属电阻器层夹置在所述金属覆盖层和所述第一层间介电层之间；
图案化所述金属电阻器层和金属覆盖层的层压层；
在所述第一层间介电层上和所述层压层上形成多个第二互连焊盘，其中，所述多个第二互连焊盘中的两个第二互连焊盘分别覆盖所述金属覆盖层的不同部分，而所述金属覆盖层的其他部分被暴露；以及
去除所述金属覆盖层的暴露部分以形成两个电绝缘的端帽。
10.一种制造集成电路的方法，包括：
提供具有多个第一互连焊盘和第一层间介电层的半导体衬底，其中，所述第一层间介电层覆盖所述多个第一互连焊盘；
形成穿过所述第一层间介电层的多个第一通孔，其中，每个第一通孔均电连接至所述第一互连焊盘；
同时形成多个第二互连焊盘和多个端帽，其中，所述多个第二互连焊盘分别连接至所述多个第一通孔，并且所述多个端帽分别设置在所述多个第二互连焊盘上；
形成金属电阻器层和介电层的层压层，以覆盖所述多个端帽和所述第一层间介电层，其中，所述金属电阻器层夹置在所述多个端帽和所述介电层之间；以及
图案化所述金属电阻器层和介电层的层压层，从而形成至少两个电绝缘的端帽，所述至少两个电绝缘的端帽之间仅通过所述金属电阻器层来实现电连接。
CN201410338435.7A 2013-09-06 2014-07-16 集成电路及其制造方法 Active CN104425438B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/019,986 US9627467B2 (en) 2013-09-06 2013-09-06 Thin film resistor integrated between interconnect levels and contacting an underlying dielectric layer protrusion
US14/019,986 2013-09-06

Publications (2)

Publication Number Publication Date
CN104425438A true CN104425438A (zh) 2015-03-18
CN104425438B CN104425438B (zh) 2018-03-23

Family

ID=52624794

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410338435.7A Active CN104425438B (zh) 2013-09-06 2014-07-16 集成电路及其制造方法

Country Status (3)

Country Link
US (4) US9627467B2 (zh)
KR (2) KR20150028722A (zh)
CN (1) CN104425438B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110168715A (zh) * 2017-01-19 2019-08-23 日立汽车系统株式会社 电子装置
CN111009512A (zh) * 2018-10-08 2020-04-14 无锡华润上华科技有限公司 薄膜电阻的制造方法和薄膜电阻

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773731B2 (en) * 2016-01-28 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10211278B2 (en) * 2017-07-11 2019-02-19 Texas Instruments Incorporated Device and method for a thin film resistor using a via retardation layer
US10770393B2 (en) 2018-03-20 2020-09-08 International Business Machines Corporation BEOL thin film resistor
US10658453B2 (en) * 2018-06-15 2020-05-19 Microchip Technology Incorporated Aluminum compatible thin-film resistor (TFR) and manufacturing methods
US10784193B2 (en) 2018-07-27 2020-09-22 Texas Instruments Incorporated IC with thin film resistor with metal walls
US11056430B1 (en) 2020-03-10 2021-07-06 Globalfoundries Singapore Pte. Ltd. Thin film based semiconductor devices and methods of forming a thin film based semiconductor device
US20230063793A1 (en) * 2021-08-26 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method (and related apparatus) for forming a resistor over a semiconductor substrate
US11935829B2 (en) * 2021-08-30 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor within a via
WO2024118884A1 (en) * 2022-11-30 2024-06-06 Samtec, Inc. Electrically conductive vias having end caps

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121105A (en) * 1997-10-29 2000-09-19 Intersil Corporation Inverted thin film resistor and method of manufacture
US20070069334A1 (en) * 2005-09-29 2007-03-29 Texas Instruments Incorporated Thin film resistors integrated at two different metal interconnect levels of single die
US20080237800A1 (en) * 2007-03-28 2008-10-02 International Business Machiness Corporation Integrated circuit having resistor between beol interconnect and feol structure and related method
US20130221528A1 (en) * 2012-02-24 2013-08-29 Skyworks Solutions, Inc. Devices and methods related to a sputtered titanium tungsten layer formed over a copper interconnect stack structure

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US615862A (en) * 1898-12-13 Portable grain-dump
US6165862A (en) * 1997-08-29 2000-12-26 Denso Corporation Method of producing a thin film resistor
TW389993B (en) * 1998-11-18 2000-05-11 United Microelectronics Corp Method for producing thin film resistance of dual damascene interconnect
US6703666B1 (en) * 1999-07-14 2004-03-09 Agere Systems Inc. Thin film resistor device and a method of manufacture therefor
US6497824B1 (en) * 1999-09-23 2002-12-24 Texas Instruments Incorporated One mask solution for the integration of the thin film resistor
JP2002124639A (ja) * 2000-08-09 2002-04-26 Seiko Instruments Inc 半導体装置及びその製造方法
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
US6812088B1 (en) * 2002-06-11 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer
JP4446771B2 (ja) * 2004-03-23 2010-04-07 株式会社リコー 半導体装置
US7145218B2 (en) * 2004-05-24 2006-12-05 International Business Machines Corporation Thin-film resistor and method of manufacturing the same
US7410879B1 (en) 2005-07-11 2008-08-12 National Semiconductor Corporation System and method for providing a dual via architecture for thin film resistors
US7669313B2 (en) * 2005-07-11 2010-03-02 Texas Instruments Incorporated Method for fabricating a thin film resistor semiconductor structure
US7332403B1 (en) * 2005-07-11 2008-02-19 National Semiconductor Corporation System and method for providing a buried thin film resistor having end caps defined by a dielectric mask
US7633373B1 (en) * 2005-12-19 2009-12-15 National Semiconductor Corporation Thin film resistor and method of forming the resistor on spaced-apart conductive pads
US7838429B2 (en) * 2007-07-18 2010-11-23 Texas Instruments Incorporated Method to manufacture a thin film resistor
US8242876B2 (en) * 2008-09-17 2012-08-14 Stmicroelectronics, Inc. Dual thin film precision resistance trimming
DE102008060077B4 (de) * 2008-12-02 2010-08-12 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung einer integrierten Schaltung
US8426745B2 (en) * 2009-11-30 2013-04-23 Intersil Americas Inc. Thin film resistor
US8334187B2 (en) * 2010-06-28 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for thin film resistor manufacture
US8659085B2 (en) * 2010-08-24 2014-02-25 Stmicroelectronics Pte Ltd. Lateral connection for a via-less thin film resistor
KR101261750B1 (ko) * 2011-10-14 2013-05-07 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US9305688B2 (en) 2012-12-28 2016-04-05 Texas Instruments Incorporated Single photomask high precision thin film resistor
US9704944B2 (en) * 2013-02-28 2017-07-11 Texas Instruments Deutschland Gmbh Three precision resistors of different sheet resistance at same level

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121105A (en) * 1997-10-29 2000-09-19 Intersil Corporation Inverted thin film resistor and method of manufacture
US20070069334A1 (en) * 2005-09-29 2007-03-29 Texas Instruments Incorporated Thin film resistors integrated at two different metal interconnect levels of single die
US20080237800A1 (en) * 2007-03-28 2008-10-02 International Business Machiness Corporation Integrated circuit having resistor between beol interconnect and feol structure and related method
US20130221528A1 (en) * 2012-02-24 2013-08-29 Skyworks Solutions, Inc. Devices and methods related to a sputtered titanium tungsten layer formed over a copper interconnect stack structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110168715A (zh) * 2017-01-19 2019-08-23 日立汽车系统株式会社 电子装置
CN110168715B (zh) * 2017-01-19 2023-07-18 日立安斯泰莫株式会社 电子装置
CN111009512A (zh) * 2018-10-08 2020-04-14 无锡华润上华科技有限公司 薄膜电阻的制造方法和薄膜电阻

Also Published As

Publication number Publication date
US11742262B2 (en) 2023-08-29
US10157820B2 (en) 2018-12-18
US9627467B2 (en) 2017-04-18
US10985090B2 (en) 2021-04-20
KR20160070045A (ko) 2016-06-17
US20170221797A1 (en) 2017-08-03
CN104425438B (zh) 2018-03-23
US20210242109A1 (en) 2021-08-05
US20150069574A1 (en) 2015-03-12
US20190122962A1 (en) 2019-04-25
KR101751641B1 (ko) 2017-06-27
KR20150028722A (ko) 2015-03-16

Similar Documents

Publication Publication Date Title
CN104425438A (zh) 集成电路及其制造方法
US10177214B2 (en) Metal thin film resistor and process
US20220359274A1 (en) Method and Apparatus for Back End of Line Semiconductor Device Processing
US10515949B2 (en) Integrated circuit and manufacturing method thereof
US9305688B2 (en) Single photomask high precision thin film resistor
CN107750390B (zh) 具有增加的掩模层的镶嵌薄膜电阻器
KR20020018603A (ko) 평행한 커패시터들에 대한 스택형 구조 및 제조 방법
KR102510939B1 (ko) 낮은 시트 저항 meol 저항기들의 방법 및 설계
KR101261750B1 (ko) 반도체 소자 및 그 제조방법
US20190109186A1 (en) Damascene Thin-Film Resistor (TFR) In Poly-Metal Dielectric and Method of Fabrication
US8531003B2 (en) Semiconductor device and manufacturing method of the same
JP2004282081A (ja) 二重ダマシン構造への薄膜レジスターの集積方法
EP1168432A2 (en) Method of integrating a thin film resistor in a multi-level metal tungsten-plug interconnect
US7169665B2 (en) Capacitance process by using passivation film scheme
US20110204482A1 (en) Method and Electronic Device for a Simplified Integration of High Precision Thinfilm Resistors
CN103515308B (zh) 铜内连结构及其制造方法
KR20070075017A (ko) 엠아이엠 커패시터를 구비하는 반도체 소자 및 그 제조방법
US7960835B2 (en) Fabrication of metal film stacks having improved bottom critical dimension
CN104701248A (zh) 用于半导体器件的互连结构
CN104112701A (zh) 半导体结构及其制造方法
KR20110078953A (ko) 반도체 소자의 박막 저항 제조방법
KR100582410B1 (ko) 반도체 장치 및 반도체 장치의 제조방법
KR20000045907A (ko) 반도체 장치의 플러그 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant