JP2004282081A - 二重ダマシン構造への薄膜レジスターの集積方法 - Google Patents
二重ダマシン構造への薄膜レジスターの集積方法 Download PDFInfo
- Publication number
- JP2004282081A JP2004282081A JP2004073661A JP2004073661A JP2004282081A JP 2004282081 A JP2004282081 A JP 2004282081A JP 2004073661 A JP2004073661 A JP 2004073661A JP 2004073661 A JP2004073661 A JP 2004073661A JP 2004282081 A JP2004282081 A JP 2004282081A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film resistor
- dielectric layer
- forming
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】
二重ダマシン構造を使用して形成された銅インターコネクトを含む集積回路内に薄膜レジスターを組み入れる方法を提供する。
【解決手段】
以下の工程を包含する集積回路用薄膜レジスターを形成する方法：
第一の誘電層を半導体の上側に形成する；
エッチング停止層を上記誘電層上に形成する；
薄膜レジスターを上記エッチング停止層の上側に形成する；
第二の誘電層を上記薄膜レジスターの上側に形成する；
少なくとも１個のトレンチと薄膜レジスターバイア（複数）を上記第二の誘電層内に同時に形成する；
１個のトレンチバイアを上記少なくとも１個のトレンチ内に形成する；および
上記薄膜レジスターバイア、トレンチおよびトレンチバイアを金属で満たす。
【選択図】図１ｆ
二重ダマシン構造を使用して形成された銅インターコネクトを含む集積回路内に薄膜レジスターを組み入れる方法を提供する。
【解決手段】
以下の工程を包含する集積回路用薄膜レジスターを形成する方法：
第一の誘電層を半導体の上側に形成する；
エッチング停止層を上記誘電層上に形成する；
薄膜レジスターを上記エッチング停止層の上側に形成する；
第二の誘電層を上記薄膜レジスターの上側に形成する；
少なくとも１個のトレンチと薄膜レジスターバイア（複数）を上記第二の誘電層内に同時に形成する；
１個のトレンチバイアを上記少なくとも１個のトレンチ内に形成する；および
上記薄膜レジスターバイア、トレンチおよびトレンチバイアを金属で満たす。
【選択図】図１ｆ
Description
本発明は一般的に薄膜レジスターの分野に関し、より詳細には銅インターコネクトにより二重ダマシン構造内に薄膜レジスターを形成する方法に関する。
発明の背景
薄膜レジスターは高精度のアナログおよび混合シグナルのアプリケーションのための非常に魅力的な部品である。抵抗の熱係数が低いことの他に、抵抗の電圧係数が低いこととレジスターのマッチングが優れていることにより、これらはストレス下で優れた安定性を示す筈である。
薄膜レジスターは高精度のアナログおよび混合シグナルのアプリケーションのための非常に魅力的な部品である。抵抗の熱係数が低いことの他に、抵抗の電圧係数が低いこととレジスターのマッチングが優れていることにより、これらはストレス下で優れた安定性を示す筈である。
高周波混合シグナルのアプリケーションには銅インターコネクトの使用が必要である。集積回路のための銅インターコネクトはダマシン・プロセスにより形成される。同プロセスでは、最初にトレンチを誘電層内に形成する。次いで、銅を同トレンチ内に満たし、余剰の銅は各種の方法（例えば化学機械的なポリッシング）により除去される。
銅インターコネクトを含む集積回路内に薄膜レジスターを形成するためには多くの困難がつきまとう。薄膜レジスターは銅を使用して形成するわけではないので、既存のダマシン・プロセスによる形成は適切ではない。薄膜レジスターは銅インターコネクトと同一の高さで形成する必要があるので、同プロセスの不適切さは更に増すことになる。従って、ダマシン・プロセスにより形成された銅インターコネクトを使用して集積回路内に薄膜レジスターを形成する方法が必要である。
発明の要約
本発明は、二重ダマシン構造を使用して形成された銅インターコネクトを含む集積回路内に薄膜レジスターを組み入れる方法に関する。本発明のひとつの実施態様においては、誘電層をエッチング停止層上に形成する。薄膜レジスターをエッチング停止層の上側に形成し、更に導体パッドを薄膜レジスター上に形成する。第二の誘電層を薄膜レジスターの上側に形成し、同第二の誘電層内に少なくとも１個のトレンチを形成する。それと同時に、薄膜レジスター上の導体パッドの上側に薄膜レジスターのためのバイア（ｖｉａｓ）を形成する。トレンチ構造内に１個のバイアトレンチを形成し、トレンチ、バイアトレンチおよび薄膜レジスターの複数のバイア内に金属を満たす（ｆｏｒｍｅｄ：形成する）。
同様の特徴を説明する図全体にわたって共通の符号が用いられている。
これらの図は縮尺どおりに描かれているのではなく、単なる説明のための目的で描かれている。
本発明は、二重ダマシン構造を使用して形成された銅インターコネクトを含む集積回路内に薄膜レジスターを組み入れる方法に関する。本発明のひとつの実施態様においては、誘電層をエッチング停止層上に形成する。薄膜レジスターをエッチング停止層の上側に形成し、更に導体パッドを薄膜レジスター上に形成する。第二の誘電層を薄膜レジスターの上側に形成し、同第二の誘電層内に少なくとも１個のトレンチを形成する。それと同時に、薄膜レジスター上の導体パッドの上側に薄膜レジスターのためのバイア（ｖｉａｓ）を形成する。トレンチ構造内に１個のバイアトレンチを形成し、トレンチ、バイアトレンチおよび薄膜レジスターの複数のバイア内に金属を満たす（ｆｏｒｍｅｄ：形成する）。
同様の特徴を説明する図全体にわたって共通の符号が用いられている。
これらの図は縮尺どおりに描かれているのではなく、単なる説明のための目的で描かれている。
発明の詳細な説明
以下において本発明を図１〜２を参照して説明するが、本発明は多くの半導体装置構造のために使用可能である。本発明の方法論により、銅インターコネクトを含む集積回路内に薄膜レジスターを形成するための解決策が提供される。
以下において本発明を図１〜２を参照して説明するが、本発明は多くの半導体装置構造のために使用可能である。本発明の方法論により、銅インターコネクトを含む集積回路内に薄膜レジスターを形成するための解決策が提供される。
図１（ａ）〜１（ｆ）に本発明の一実施態様を説明している。図１（ａ）に示すように、金属製インターコネクト２０は誘電層１０の上側に形成される。誘電層１０は半導体基板および介在する層（その数は指定されない）の上側に形成される。簡便のために、半導体基板および介在する層（その数は指定されない）はこれらの図には示されていない。これらの図には示されていないが、誘電層１０の下側には実際の働きをする層（例えば、ＭＯＳおよび／あるいはバイポーラートランジスター、その数は指定されない）や金属製インターコネクト層（その数は指定されない）が存在するであろう。図１（ａ）に示すように、中間層としての誘電層３０を金属製インターコネクト２０の上側に形成する。中間層としての誘電層３０は化学蒸着のような適切な方法（その種類は問わない）で形成された酸化ケイ素を含んでいてもよい。第一の実施態様においては、中間層としての誘電層３０は、ＴＥＯＳ酸化ケイ素、ＰＥＣＶＤ酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、スピンオングラス（ＳＯＧ、例えば、シルセスキオキサンおよびシロキサン）、乾膠体（ｘｅｒｏｇｅｌｓ：キセロゲル）、その他の全ての適切な材料からなる群より選ばれる材料を用いて形成する。中間層としての誘電層３０を形成した後、エッチング停止層４０を同の誘電層３０の上側に形成する。本発明の一実施態様においては、エッチング停止層４０は窒化ケイ素、炭化ケイ素、酸窒化ケイ素、これらのひとつあるいは全てとその他の適切な層の組み合わせ、および種類を問わずその他の適切な誘電材料を含んでよい。次いで、薄膜レジスター層５０をエッチング停止層４０の上側に形成する。それに続く処理において、薄膜レジスター層５０をエッチング処理して薄膜レジスター（ＴＦＲ）が形成されよう。本発明の一実施態様においては、薄膜レジスター層５０を形成する材料はシリコン／クロム（ＳｉＣｒ）合金、ニッケル／クロム（ＮｉＣｒ）合金、窒化タンタル、窒化チタン、タングステンその他の適切などのような材料でもよい。フォトレジスト層５８を薄膜レジスター層５０の上側に形成してパターン化する。これは、エッチング工程中でＴＦＲを特徴付けるために使用されることになろう。
図１（ｂ）に薄膜レジスター層５０の上側に形成したＴＦＲ５５を示している。これは図１（ａ）に示すフォトレジスト層５８をマスキング層として使用してエッチングにより形成した。薄膜レジスター層５０はいかなる適切なドライあるいはウエット・エッチングによりエッチングできる。ＴＦＲ構造５５の形成後、導電性の導体層６０をＴＦＲ構造５５の上側に形成する。本発明の一実施態様においては、導電性の導体層（ｃｏｎｔａｃｔ ｌａｙｅｒ：接触層）６０を形成する材料は窒化チタン、窒化タングステン、その他の適切などのような導電性材料でもよい。本発明の別の実施態様においては、導電性の導体層６０は同じあるいは異なった種類の導電性材料による多層構造であってもよい。導体層６０の形成後、パターン化されたフォトレジスト層７０をキャッピング層の上側に形成する（図１（ｂ）を参照）。これはその後導体層６０のパターニングのために使用されることになろう。
図１（ｂ）に示す導体層６０のエッチングが完了後、導体パッド６５を形成する（図１（ｃ）を参照）。導体パッド６５は続いて実施されるトレンチのエッチング中にＴＦＲ５５を保護することになろう。導体パッド６５の形成後、中間層としての誘電層８０をＴＦＲ５５の上側に形成する。中間層としての誘電層８０は化学蒸着のような適切な方法（その種類は問わない）で形成された酸化ケイ素を含んでいてもよい。本発明の一実施態様においては、中間層としての誘電層８０は、ＴＥＯＳ酸化ケイ素、ＰＥＣＶＤ酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、スピンオングラス（ＳＯＧ、例えば、シルセスキオキサンおよびシロキサン）、乾膠体、その他の全ての適切な材料からなる群より選ばれる材料を用いて形成する。中間層としての誘電層８０を形成した後、パターン化されたフォトレジスト層９０を誘電層８０の上側に形成する。パターン化されたフォトレジスト層９０は続いて実施される誘電層８０内のバイアおよびトレンチのエッチング中にマスクの役割を果たすことになろう。
図１（ｄ）に、図１（ｃ）に示す構造において中間層としての誘電層８０内のＴＦＲバイア９２（複数）およびトレンチ９４を同時にエッチングした後の構造を示している。同図ではＴＦＲおよびトレンチを各々１個しか示していないが、本発明の方法では複数のＴＦＲバイアの他に、誘電層内にトレンチ構造およびバイア構造をいかなる数でも形成するために使用できることに注意されたい。また、バイアは本発明において、その下側にある導電性層（例えば、ＴＦＲあるいは金属製インターコネクト）あるいは電子装置と接触する構造を説明する際に用いられること、またトレンチはその中に金属製インターコネクト線が形成される誘電層内に形成される構造体を説明する際に用いられることにも注意されたい。
図１（ｄ）に示す中間層としての誘電層８０のエッチングは、エッチング停止層４０の所でエッチングを停止するように設計されたドライエッチング・プロセスによって実施する。誘電層８０が酸化ケイ素製でありエッチング停止層４０が窒化ケイ素製の場合には、窒化ケイ素に対する酸化ケイ素の選択性が高いどのようなドライエッチング・プロセスでも使用できる。誘電層８０のエッチング工程中では、導体パッド６５はエッチング・プロセスに曝された可能性があるＴＦＲ領域を保護するであろうことに注意されたい。従って、使用されるエッチング・プロセスは、誘電層８０と導体パッド６５の間にも高い選択性を有していなければならない。エッチング処理を受けたＴＦＲバイア９２はＴＦＲ５５に対する電気的接点を提供するために使用されるであろうし、また銅製のインターコネクト金属線はトレンチ構造９４内に形成されることになろう。
図１（ｄ）に示すトレンチ９４およびＴＦＲバイア９２の形成後、パターン化されたフォトレジスト層１００を形成し、これをトレンチバイア９６の形成工程中にマスクとして使用する。トレンチバイア９６をエッチング停止層４０およびその下側の誘電層３０を通過して実施されるエッチングにより形成する。図１（ｆ）に示すように、トレンチバイア９６の形成後、フォトレジスト層１００を除去し、またメタル１２０および１１０を各々ＴＦＲバイアとトレンチ内およびトレンチバイア内に形成する。本発明の一実施態様においては、形成される金属は銅でもよいし、それ以外の適切ないかなるものでもよい。銅金属を使用する場合には、それ（１２０及び１１０）の形成には集積回路を処理するどのような既知の方法（例えば、銅金属付着および化学機械的なポリッシング）を用いてよい。図１（ｆ）に示す構造の形成後、既知の製造方法により集積回路を完成できる。
本発明の他の実施態様を図２（ａ）〜２（ｄ）に示している。図２（ａ）に誘電層１０の上側に形成した金属製インターコネクト２０を示している。中間層としての誘電層３０を金属製インターコネクト層１０の上側に形成する。中間層としての誘電層３０は化学蒸着のような適切な方法（その種類は問わない）で形成された酸化ケイ素を含んでいてもよい。第一の実施態様においては、中間層としての誘電層３０は、ＴＥＯＳ酸化ケイ素、ＰＥＣＶＤ酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、スピンオングラス（ＳＯＧ、例えば、シルセスキオキサンおよびシロキサン）、乾膠体、その他の全ての適切な材料からなる群より選ばれる材料を用いて形成する。中間層としての誘電層３０を形成した後、薄膜レジスター５５および導体パッド６５をこの順に形成する。本発明の一実施態様においては、同レジスター層を形成する材料はシリコン／クロム（ＳｉＣｒ）合金、ニッケル／クロム（ＮｉＣｒ）合金、窒化タンタル、窒化チタン、タングステンその他の適切などのような材料でもよい。
ＴＦＲ５５と導体パッド６５の形成後、導電性の導体層８０をＴＦＲ５５の上側に形成する。中間層としての誘電層８０は化学蒸着のような適切な方法（その種類は問わない）で形成された酸化ケイ素を含んでいてもよい。本発明の一実施態様においては、中間層としての誘電層８０は、ＴＥＯＳ酸化ケイ素、ＰＥＣＶＤ酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、スピンオングラス（ＳＯＧ、例えば、シルセスキオキサンおよびシロキサン）、乾膠体、その他の全ての適切な材料からなる群より選ばれる材料を用いて形成する。中間層としての誘電層８０を形成した後、パターン化されたフォトレジスト層９０を誘電層８０の上側に形成する。パターン化されたフォトレジスト層９０は続いて実施される誘電層８０内のトレンチのエッチング中にマスクの役割を果たすことになろう。
図２（ｂ）に、図２（ａ）に示す構造において中間層としての誘電層８０内のＴＦＲバイア９２（複数）およびトレンチ９４を同時にエッチングした後の構造を示している。図２（ｂ）に示す中間層としての誘電層８０のエッチングは、誘電層８０を通ってエッチング停止層４０の所でエッチングを停止するように設計されたプログラム化されたドライエッチング・プロセスによって実施する。エッチングを誘電層８０と３０の間の界面で厳密に停止することは必須ではない。それでも、エッチング・プロセス完了後には導体パッド（ｃｏｎｔａｃｔ ｐａｄｓ）６５が外面に露出することは重要である。中間層としての誘電層８０のエッチング工程中では、導体パッド６５はエッチング・プロセスに曝された可能性があるＴＦＲ５５を保護することになろう。このことは、使用されるエッチング・プロセスは誘電層８０と導体パッド６５の間にも高い選択性を有していなければならないことを意味する。エッチング処理を受けたＴＦＲバイア９２はＴＦＲ５５に対する電気的接点を提供するために使用されるであろうし、また銅製のインターコネクト金属はトレンチ構造９４内に形成されることになろう。
図２（ｂ）に示すトレンチ９４およびＴＦＲバイア９２の形成後、パターン化されたフォトレジスト層１００を形成し、これをトレンチバイア９６の形成工程中にマスクとして使用する。トレンチバイア９６をエッチング停止層４０およびその下側の誘電層３０を通過して実施されるエッチングにより形成する。図２（ｄ）に示すように、トレンチバイア９６の形成後、フォトレジスト層１００を除去し、また銅メタル１２０および１１０を各々ＴＦＲバイアとトレンチ内およびトレンチバイア内に形成する。銅メタル１２０および１１０の形成には集積回路を処理するどのような既知の方法（例えば、銅金属付着および化学機械的なポリッシング）を用いてよい。図２（ｄ）に示す構造の形成後、既知の製造方法により集積回路を完成できる。
本発明を説明的な実施態様を参照しつつ説明したが、これらの記載事項は本発明を制限するためのものではないと解釈すべきである。当業界での熟練者は本明細書での記載事項を参照すれば、上記の説明的な実施態様およびその他の本発明の実施態様を変更したりそれらを組み合わせることが可能であることは明らかである。従って、添付の特許請求の範囲はそのような変更あるいは実施態様を包含していると解釈される。
以上の説明に関して更に以下の項を開示する。
（１）以下の工程を包含する集積回路用薄膜レジスター（ｔｈｉｎ ｆｉｌｍ ｒｅｓｉｓｔｏｒ）を形成する方法：
第一の誘電層を半導体の上側に形成する；
エッチング停止層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ：エッチストッパ層）を上記誘電層上に形成する；
薄膜レジスターを上記エッチング停止層の上側に形成する；
第二の誘電層を上記薄膜レジスターの上側に形成する；
少なくとも１個のトレンチと薄膜レジスターバイア（複数）を上記第二の誘電層内に同時に形成する；
１個のトレンチバイアを上記少なくとも１個のトレンチ内に形成する；および
上記薄膜レジスターバイア、トレンチおよびトレンチバイアを金属で満たす。
（２）上記の第二の誘電層が、ＴＥＯＳ酸化ケイ素、ＰＥＣＶＤ酸化ケイ素、シルセスキオキサン、シロキサンおよび乾膠体（キセロゲル）からなる群より選ばれる材料を含む、（１）記載の方法。
（３）上記のエッチング停止層が窒化ケイ素を含むことを特徴とする（２）記載の方法。
（４）上記の薄膜レジスターの上に更に導体パッドを形成する第１クレームの方法において、上記薄膜レジスターでのバイアが上記導体パッドの上に位置していることを特徴とする（１）記載の方法。
（５）上記の薄膜レジスターがシリコン／クロム（ＳｉＣｒ）合金、ニッケル／クロム（ＮｉＣｒ）合金、窒化タンタル、窒化チタンおよびタングステンからなる群より選ばれる材料を用いて形成されることを特徴とする（１）記載の方法。
（６）以下の工程から構成されることを特徴とする薄膜レジスターを形成する方法：
第一の誘電層を半導体の上側に形成する；
薄膜レジスターを上記第一の誘電層の上側に形成する；
第二の誘電層を上記薄膜レジスターの上側に形成する；
少なくとも１個のトレンチと薄膜レジスターバイア（複数）を上記第二の誘電層内に同時に形成する；
１個のトレンチバイアを上記少なくとも１個のトレンチ内に形成する；および
上記薄膜レジスターバイア、トレンチおよびトレンチバイアを金属で満たす。
（７）上記の第二の誘電層がＴＥＯＳ酸化ケイ素、ＰＥＣＶＤ酸化ケイ素、シルセスキオキサンおよび乾膠体からなる群より選ばれる材料を用いて形成されることを特徴とする（６）記載の方法。
（８）上記の薄膜レジスターの上に更に導体パッドを形成し、上記薄膜レジスターでのバイアが上記導体パッドの上に位置していることを特徴とする（６）記載の方法。
（９）上記の薄膜レジスターがシリコン／クロム（ＳｉＣｒ）合金、ニッケル／クロム（ＮｉＣｒ）合金、窒化タンタル、窒化チタンおよびタングステンからなる群より選ばれる材料を用いて形成されることを特徴とする（６）記載の方法。
（１０）エッチング停止層（４０）の上側に薄膜レジスター（５５）を形成する。導体パッド（６５）を薄膜レジスター（５５）の上に形成し、誘電層（８０）を薄膜レジスター（５５）の上側に形成する。金属構造（１２０）を薄膜レジスター（５５）の上に形成し、誘電層（８０）の中に形成されたバイア及びトレンチを充てんするために金属（１１０）を使用する。
（１）以下の工程を包含する集積回路用薄膜レジスター（ｔｈｉｎ ｆｉｌｍ ｒｅｓｉｓｔｏｒ）を形成する方法：
第一の誘電層を半導体の上側に形成する；
エッチング停止層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ：エッチストッパ層）を上記誘電層上に形成する；
薄膜レジスターを上記エッチング停止層の上側に形成する；
第二の誘電層を上記薄膜レジスターの上側に形成する；
少なくとも１個のトレンチと薄膜レジスターバイア（複数）を上記第二の誘電層内に同時に形成する；
１個のトレンチバイアを上記少なくとも１個のトレンチ内に形成する；および
上記薄膜レジスターバイア、トレンチおよびトレンチバイアを金属で満たす。
（２）上記の第二の誘電層が、ＴＥＯＳ酸化ケイ素、ＰＥＣＶＤ酸化ケイ素、シルセスキオキサン、シロキサンおよび乾膠体（キセロゲル）からなる群より選ばれる材料を含む、（１）記載の方法。
（３）上記のエッチング停止層が窒化ケイ素を含むことを特徴とする（２）記載の方法。
（４）上記の薄膜レジスターの上に更に導体パッドを形成する第１クレームの方法において、上記薄膜レジスターでのバイアが上記導体パッドの上に位置していることを特徴とする（１）記載の方法。
（５）上記の薄膜レジスターがシリコン／クロム（ＳｉＣｒ）合金、ニッケル／クロム（ＮｉＣｒ）合金、窒化タンタル、窒化チタンおよびタングステンからなる群より選ばれる材料を用いて形成されることを特徴とする（１）記載の方法。
（６）以下の工程から構成されることを特徴とする薄膜レジスターを形成する方法：
第一の誘電層を半導体の上側に形成する；
薄膜レジスターを上記第一の誘電層の上側に形成する；
第二の誘電層を上記薄膜レジスターの上側に形成する；
少なくとも１個のトレンチと薄膜レジスターバイア（複数）を上記第二の誘電層内に同時に形成する；
１個のトレンチバイアを上記少なくとも１個のトレンチ内に形成する；および
上記薄膜レジスターバイア、トレンチおよびトレンチバイアを金属で満たす。
（７）上記の第二の誘電層がＴＥＯＳ酸化ケイ素、ＰＥＣＶＤ酸化ケイ素、シルセスキオキサンおよび乾膠体からなる群より選ばれる材料を用いて形成されることを特徴とする（６）記載の方法。
（８）上記の薄膜レジスターの上に更に導体パッドを形成し、上記薄膜レジスターでのバイアが上記導体パッドの上に位置していることを特徴とする（６）記載の方法。
（９）上記の薄膜レジスターがシリコン／クロム（ＳｉＣｒ）合金、ニッケル／クロム（ＮｉＣｒ）合金、窒化タンタル、窒化チタンおよびタングステンからなる群より選ばれる材料を用いて形成されることを特徴とする（６）記載の方法。
（１０）エッチング停止層（４０）の上側に薄膜レジスター（５５）を形成する。導体パッド（６５）を薄膜レジスター（５５）の上に形成し、誘電層（８０）を薄膜レジスター（５５）の上側に形成する。金属構造（１２０）を薄膜レジスター（５５）の上に形成し、誘電層（８０）の中に形成されたバイア及びトレンチを充てんするために金属（１１０）を使用する。
１０ 誘電層
２０ 金属製インターコネクト
３０ 誘電層
４０ エッチング停止層
５０ 薄膜レジスター層
５５ ＴＦＲ
５８ フォトレジスト層
６０ 導体層
６５ 導体パッド
８０ 誘電層
９０ フォトレジスト層
９２ ＴＦＲバイア
９４ トレンチ
９６ トレンチバイア
１００ フォトレジスト層
１１０ メタル
１２０ メタル
２０ 金属製インターコネクト
３０ 誘電層
４０ エッチング停止層
５０ 薄膜レジスター層
５５ ＴＦＲ
５８ フォトレジスト層
６０ 導体層
６５ 導体パッド
８０ 誘電層
９０ フォトレジスト層
９２ ＴＦＲバイア
９４ トレンチ
９６ トレンチバイア
１００ フォトレジスト層
１１０ メタル
１２０ メタル
Claims (1)
- 以下の工程を包含する集積回路用薄膜レジスターを形成する方法：
第一の誘電層を半導体の上側に形成する；
エッチング停止層を上記誘電層上に形成する；
薄膜レジスターを上記エッチング停止層の上側に形成する；
第二の誘電層を上記薄膜レジスターの上側に形成する；
少なくとも１個のトレンチと薄膜レジスターバイア（複数）を上記第二の誘電層内に同時に形成する；
１個のトレンチバイアを上記少なくとも１個のトレンチ内に形成する；および
上記薄膜レジスターバイア、トレンチおよびトレンチバイアを金属で満たす。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/390,054 US6734076B1 (en) | 2003-03-17 | 2003-03-17 | Method for thin film resistor integration in dual damascene structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004282081A true JP2004282081A (ja) | 2004-10-07 |
Family
ID=32230105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004073661A Pending JP2004282081A (ja) | 2003-03-17 | 2004-03-16 | 二重ダマシン構造への薄膜レジスターの集積方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6734076B1 (ja) |
| EP (1) | EP1460686A3 (ja) |
| JP (1) | JP2004282081A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100599949B1 (ko) | 2004-12-30 | 2006-07-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 박막 레지스터 제조 방법 |
| KR100667915B1 (ko) | 2004-12-30 | 2007-01-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 박막 레지스터 형성 방법 |
| KR101159113B1 (ko) * | 2005-04-29 | 2012-06-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2020527859A (ja) * | 2017-07-11 | 2020-09-10 | 日本テキサス・インスツルメンツ合同会社 | ビア遅延層を用いる薄膜抵抗器のためのデバイス及び方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323751B2 (en) * | 2003-06-03 | 2008-01-29 | Texas Instruments Incorporated | Thin film resistor integration in a dual damascene structure |
| US7291525B1 (en) * | 2004-08-05 | 2007-11-06 | National Semiconductor Corporation | System and method for manufacturing thin film resistors using a trench and chemical mechanical polishing |
| US7064414B2 (en) * | 2004-11-12 | 2006-06-20 | International Business Machines Corporation | Heater for annealing trapped charge in a semiconductor device |
| US7211494B2 (en) * | 2004-12-28 | 2007-05-01 | Medtronic, Inc. | Semiconductor structures utilizing thin film resistors and tungsten plug connectors and methods for making the same |
| US7485540B2 (en) * | 2005-08-18 | 2009-02-03 | International Business Machines Corporation | Integrated BEOL thin film resistor |
| US7829428B1 (en) | 2008-08-26 | 2010-11-09 | National Semiconductor Corporation | Method for eliminating a mask layer during thin film resistor manufacturing |
| DE102010008942B4 (de) * | 2010-02-23 | 2019-07-11 | Texas Instruments Deutschland Gmbh | Verfahren für eine vereinfachte Integration von hochgenauen Dünnfilmwiderständen |
| US8400257B2 (en) * | 2010-08-24 | 2013-03-19 | Stmicroelectronics Pte Ltd | Via-less thin film resistor with a dielectric cap |
| CN102324427B (zh) * | 2011-10-20 | 2016-03-16 | 上海集成电路研发中心有限公司 | 一种金属薄膜电阻结构及其制造方法 |
| US9502284B2 (en) | 2013-12-31 | 2016-11-22 | Texas Instruments Incorporated | Metal thin film resistor and process |
| CN111009512A (zh) * | 2018-10-08 | 2020-04-14 | 无锡华润上华科技有限公司 | 薄膜电阻的制造方法和薄膜电阻 |
| US11315876B2 (en) | 2020-02-17 | 2022-04-26 | Globalfoundries Singapore Pte. Ltd. | Thin film conductive material with conductive etch stop layer |
| US20240212893A1 (en) * | 2022-12-22 | 2024-06-27 | Greensource Fabrication | Selective thin film resistor and methods for making same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3988824A (en) * | 1972-05-22 | 1976-11-02 | Hewlett-Packard Company | Method for manufacturing thin film circuits |
| JP3404064B2 (ja) * | 1993-03-09 | 2003-05-06 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US5874770A (en) * | 1996-10-10 | 1999-02-23 | General Electric Company | Flexible interconnect film including resistor and capacitor layers |
| US5976943A (en) * | 1996-12-27 | 1999-11-02 | Vlsi Technology, Inc. | Method for bi-layer programmable resistor |
| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| US6921962B1 (en) * | 1998-12-18 | 2005-07-26 | Texas Instruments Incorporated | Integrated circuit having a thin film resistor located within a multilevel dielectric between an upper and lower metal interconnect layer |
| US6235628B1 (en) * | 1999-01-05 | 2001-05-22 | Advanced Micro Devices, Inc. | Method of forming dual damascene arrangement for metal interconnection with low k dielectric constant materials and oxide middle etch stop layer |
| US6313003B1 (en) * | 2000-08-17 | 2001-11-06 | Taiwan Semiconductor Manufacturing Company | Fabrication process for metal-insulator-metal capacitor with low gate resistance |
| US6500724B1 (en) * | 2000-08-21 | 2002-12-31 | Motorola, Inc. | Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material |
| US6426268B1 (en) * | 2000-11-28 | 2002-07-30 | Analog Devices, Inc. | Thin film resistor fabrication method |
| US6943414B2 (en) * | 2001-03-15 | 2005-09-13 | Newport Fab, Llc | Method for fabricating a metal resistor in an IC chip and related structure |
| US6534374B2 (en) * | 2001-06-07 | 2003-03-18 | Institute Of Microelectronics | Single damascene method for RF IC passive component integration in copper interconnect process |
-
2003
- 2003-03-17 US US10/390,054 patent/US6734076B1/en not_active Expired - Lifetime
-
2004
- 2004-03-16 JP JP2004073661A patent/JP2004282081A/ja active Pending
- 2004-03-17 EP EP04101105A patent/EP1460686A3/en not_active Ceased
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100599949B1 (ko) | 2004-12-30 | 2006-07-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 박막 레지스터 제조 방법 |
| KR100667915B1 (ko) | 2004-12-30 | 2007-01-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 박막 레지스터 형성 방법 |
| KR101159113B1 (ko) * | 2005-04-29 | 2012-06-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2020527859A (ja) * | 2017-07-11 | 2020-09-10 | 日本テキサス・インスツルメンツ合同会社 | ビア遅延層を用いる薄膜抵抗器のためのデバイス及び方法 |
| JP7216463B2 (ja) | 2017-07-11 | 2023-02-01 | テキサス インスツルメンツ インコーポレイテッド | ビア遅延層を用いる薄膜抵抗器のためのデバイス及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1460686A3 (en) | 2008-09-17 |
| EP1460686A2 (en) | 2004-09-22 |
| US6734076B1 (en) | 2004-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7329955B2 (en) | Metal-insulator-metal (MIM) capacitor | |
| US6709918B1 (en) | Method for making a metal-insulator-metal (MIM) capacitor and metal resistor for a copper back-end-of-line (BEOL) technology | |
| JP5063365B2 (ja) | 電流密度増強層（ｃｄｅｌ）を有する薄膜抵抗器 | |
| US7323751B2 (en) | Thin film resistor integration in a dual damascene structure | |
| JP2004282081A (ja) | 二重ダマシン構造への薄膜レジスターの集積方法 | |
| CN107750390B (zh) | 具有增加的掩模层的镶嵌薄膜电阻器 | |
| CN111742396A (zh) | 共享一层的薄膜电阻器与电容器的顶板 | |
| JP2017502522A (ja) | 金属薄膜レジスタおよびプロセス | |
| US5960316A (en) | Method to fabricate unlanded vias with a low dielectric constant material as an intraline dielectric | |
| US20070077700A1 (en) | Capacitance process using passivation film scheme | |
| KR102510939B1 (ko) | 낮은 시트 저항 meol 저항기들의 방법 및 설계 | |
| US6737326B2 (en) | Method of integrating a thin film resistor in a multi-level metal tungsten-plug interconnect | |
| TW201919147A (zh) | 形成整合於積體電路裝置中之薄膜電阻器之系統及方法 | |
| US7015110B2 (en) | Method and structure of manufacturing high capacitance metal on insulator capacitors in copper | |
| US11637100B2 (en) | Semiconductor device having capacitor and resistor and a method of forming the same | |
| US6497824B1 (en) | One mask solution for the integration of the thin film resistor | |
| US7544580B2 (en) | Method for manufacturing passive components | |
| US7199042B2 (en) | Semiconductor device with multi-layered wiring arrangement including reinforcing patterns, and production method for manufacturing such semiconductor device | |
| CN111033718A (zh) | 用于使用通孔阻滞层的薄膜电阻器的装置和方法 | |
| US20090243088A1 (en) | Multiple Layer Metal Integrated Circuits and Method for Fabricating Same | |
| KR100548548B1 (ko) | 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법 | |
| TW447080B (en) | Manufacturing method of dual damascene semiconductor device | |
| KR20060068289A (ko) | 반도체소자의 레지스터 형성방법 | |
| KR20000033431A (ko) | 구리 배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081219 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081224 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090522 |