KR100667915B1 - 반도체 소자의 박막 레지스터 형성 방법 - Google Patents
반도체 소자의 박막 레지스터 형성 방법 Download PDFInfo
- Publication number
- KR100667915B1 KR100667915B1 KR1020040117141A KR20040117141A KR100667915B1 KR 100667915 B1 KR100667915 B1 KR 100667915B1 KR 1020040117141 A KR1020040117141 A KR 1020040117141A KR 20040117141 A KR20040117141 A KR 20040117141A KR 100667915 B1 KR100667915 B1 KR 100667915B1
- Authority
- KR
- South Korea
- Prior art keywords
- resistor
- forming
- thin film
- semiconductor device
- insulating film
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
- H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 박막 레지스터 형성 방법에 관한 것으로, 특히 금속 배선 형성 공정 이전에 박막 레지스터를 외부 회로와 연결하는 레지스터용 금속 배선을 형성함으로써 정렬키 사진식각 공정 및 비아홀 단차에 의한 추가 CMP 공정을 생략할 수 있는 반도체 소자의 박막 레지스터 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 박막 레지스터 제조 방법은 반도체 기판 상부에 하부 금속 배선 및 레지스터용 금속 배선을 포함하는 절연막을 형성하는 단계와, 상기 절연막을 통하여 상기 하부 금속 배선 및 레지스터용 금속 배선에 접속되는 비아 플러그를 형성하는 단계와, 상기 절연막 상부에 상기 비아 플러그를 통하여 상기 레지스터용 금속 배선에 접속되는 레지스터 패턴층 및 보호층의 적층 구조를 형성하는 단계와, 상기 비아 플러그를 통하여 하부 금속 배선에 접속되는 상부 금속 배선을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 박막 레지스터 형성 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 박막 레지스터 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 박막 레지스터 형성 방법에 관한 것으로, 특히 금속 배선 형성 공정 이전에 박막 레지스터를 외부 회로와 연결하는 레지스터용 금속 배선을 형성함으로써 정렬키 사진식각 공정 및 비아홀 단차에 의한 추가 CMP 공정을 생략할 수 있는 반도체 소자의 박막 레지스터 형성 방법에 관한 것이다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 박막 레지스터 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(미도시) 상부에 구비된 층간 절연막(10) 상부에 하부 금속 배선(20)을 형성한다.
도 1b 및 도 1c를 참조하면, 전체 표면 상부에 평탄화된 제1 절연막을 형성하고 사진 식각 공정을 수행하여 정렬키(40)를 형성한다.
도 1d 및 도 1e를 참조하면, 전체 표면 상부에 레지스터 물질층(50) 및 보호층(60)을 형성하고 패터닝하여 레지스터 패턴층(50a) 및 보호층 패턴(60a)의 적층 구조를 형성한다.
도 1f 및 도 1g를 참조하면, 전체 표면 상부에 평탄화된 제2 절연막을 형성한 후 레지스터 패턴층(50a) 및 하부 금속 배선(80)에 각각 접속되는 비아 플러그(80) 및 상부 금속 배선(90)을 형성한다.
상기 도 1a 내지 도 1g의 종래 기술에 따른 반도체 소자의 박막 레지스터 제조 방법은 레지스터 물질층으로 사용되는 TiN층이나 TaN층이 불투명하여 하부 정렬키가 보이지 않아 층간 절연막 상에 추가적으로 정렬키를 형성하여야 하며, 하부 금속 배선과 레지스터 패턴 상부의 절연막의 두께가 달라 비아홀 형성시 포커스 차이가 발생하여 추가적으로 CMP 공정을 수행하여 두께 차이를 감소시켜야 한다는 문제점이 있다.
상기 문제점을 해결하기 위하여, 금속 배선 형성 공정 이전에 박막 레지스터를 외부 회로와 연결하는 레지스터용 금속 배선을 형성함으로써 정렬키 사진식각 공정 및 비아홀 단차에 의한 추가 CMP 공정을 생략할 수 있는 반도체 소자의 박막 레지스터 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 박막 레지스터 제조 방법은 반도체 기판 상부에 하부 금속 배선 및 레지스터용 금속 배선을 포함하는 절연막을 형성하는 단계와, 상기 절연막을 통하여 상기 하부 금속 배선 및 레지스터용 금속 배선에 접속되는 비아 플러그를 형성하는 단계와, 상기 절연막 상부에 상기 비아 플러그를 통하여 상기 레지스터용 금속 배선에 접속되는 레지스터 패턴층 및 보호층의 적층 구조를 형성하는 단계와, 상기 비아 플러그를 통하여 하부 금속 배선에 접속되는 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 박막 레지스터 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(미도시) 상부에 절연막(100)을 형성한 후 절연막(100)을 식각하여 하부 금속 배선(110) 및 레지스터용 금속 배선(120)을 형성한다. 다음에는, 절연막(100)을 통하여 하부 금속 배선(110) 및 레지스터용 금속 배선(120)에 각각 접속되는 비아 플러그(130)를 형성한다.
도 2b를 참조하면, 절연막(100) 상부에 비아 플러그(130)를 통하여 상기 레지스터용 금속 배선(120)에 접속되는 레지스터 물질층(140) 및 보호층(150)을 순차적으로 형성한다. 여기서, 레지스터 물질층(140)은 TaN층 또는 TiN층으로 형성하며, 보호층(150)은 300 내지 5000Å의 두께로 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드막 쪼는 다공성 로우-k 절연막으로 형성하는 것이 바람직하다.
도 2c를 참조하면, 보호층(150) 및 레지스터 물질층(140)을 식각하여 레지스터 패턴층(140a) 및 보호층 패턴(150a) 의 적층 구조를 형성한다. 도시되지는 않았으나, 레지스터 패턴층(140a) 및 보호층 패턴(150a)의 적층 구조의 측벽에 측벽 보호 스페이서를 형성하는 것이 바람직하다. 여기서, 상기 측벽 보호 스페이서는 전체 표면 상부에 스페이서용 절연막(미도시)을 형성하고 상기 스페이서용 절연막을 전면 식각하여 형성한다, 여기서, 상기 스페이서용 절연막은 100 내지 5000Å의 두께로 형성하는 것이 바람직하다.
도 2d 및 도 2e를 참조하면, 전체 표면 상부에 금속 배선용 도전층(160)을 형성하고 금속 배선 마스크를 이용한 사진식각공정으로 금속 배선용 도전층(160)을 패터닝하여 비아 플러그(130)를 통하여 하부 금속 배선(110)에 접속되는 상부 금속 배선(170)을 형성한다.
도 2f를 참조하면, 전체 표면 상부에 절연막(180)을 형성한다.
본 발명에 따른 반도체 소자의 박막 레지스터 형성 방법은 금속 배선 형성 공정 이전에 박막 레지스터를 외부 회로와 연결하는 레지스터용 금속 배선을 형성함으로써 정렬키 사진식각 공정을 생략할 수 있으며, 비아홀 형성시 절연막의 두께 차이를 감소시키기 위하여 수행하는 추가 CMP 공정을 생략할 수 있어 공정이 단순화되고 비용이 감소하며 궁극적으로는 소자의 수율을 높이는 효과가 있다.
Claims (7)
- 반도체 기판 상부에 하부 금속 배선 및 레지스터용 금속 배선을 포함하는 절연막을 형성하는 단계;상기 절연막을 통하여 상기 하부 금속 배선 및 레지스터용 금속 배선에 접속되는 비아 플러그를 형성하는 단계;상기 절연막 상부에 상기 비아 플러그를 통하여 상기 레지스터용 금속 배선에 접속되는 레지스터 패턴층 및 보호층의 적층 구조를 형성하는 단계;상기 비아 플러그를 통하여 하부 금속 배선에 접속되는 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.
- 제1항에 있어서,상기 레지스터 패턴층 및 보호층의 적층 구조의 측벽에 측벽 보호 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.
- 제2항에 있어서,상기 측벽 보호 스페이서를 형성하는 단계는 전체 표면 상부에 스페이서용 절연막을 형성하는 단계 및 상기 스페이서용 절연막을 전면 식각하는 단계를 포함 하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.
- 제1항에 있어서,상기 보호층은 300 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 보호층은 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드막 및 다공성 로우-k 절연막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.
- 제3항에 있어서,상기 스페이서용 절연막은 100 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 레지스터 패턴층은 TaN층 또는 TiN층인 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117141A KR100667915B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 박막 레지스터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117141A KR100667915B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 박막 레지스터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060079367A KR20060079367A (ko) | 2006-07-06 |
| KR100667915B1 true KR100667915B1 (ko) | 2007-01-11 |
Family
ID=37171012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040117141A KR100667915B1 (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 박막 레지스터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100667915B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019105033A1 (zh) * | 2017-11-30 | 2019-06-06 | 广州兴森快捷电路科技有限公司 | 埋置元件电路板的制作方法及埋置元件电路板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100789529B1 (ko) | 2006-11-13 | 2007-12-28 | 삼성전기주식회사 | 내장형 저항을 갖는 인쇄회로기판 및 그 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10308476A (ja) | 1997-05-02 | 1998-11-17 | Nec Corp | 半導体装置構造及びその製造方法 |
| JP2004282081A (ja) | 2003-03-17 | 2004-10-07 | Texas Instruments Inc | 二重ダマシン構造への薄膜レジスターの集積方法 |
| KR20040085716A (ko) * | 2003-04-01 | 2004-10-08 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR20040098214A (ko) * | 2003-05-14 | 2004-11-20 | 삼성전자주식회사 | 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법 |
-
2004
- 2004-12-30 KR KR1020040117141A patent/KR100667915B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10308476A (ja) | 1997-05-02 | 1998-11-17 | Nec Corp | 半導体装置構造及びその製造方法 |
| JP2004282081A (ja) | 2003-03-17 | 2004-10-07 | Texas Instruments Inc | 二重ダマシン構造への薄膜レジスターの集積方法 |
| KR20040085716A (ko) * | 2003-04-01 | 2004-10-08 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR20040098214A (ko) * | 2003-05-14 | 2004-11-20 | 삼성전자주식회사 | 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019105033A1 (zh) * | 2017-11-30 | 2019-06-06 | 广州兴森快捷电路科技有限公司 | 埋置元件电路板的制作方法及埋置元件电路板 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060079367A (ko) | 2006-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100442867B1 (ko) | 반도체 소자의 듀얼 다마신 구조 형성방법 | |
| US6054389A (en) | Method of forming metal conducting pillars | |
| KR100667915B1 (ko) | 반도체 소자의 박막 레지스터 형성 방법 | |
| KR100303366B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100197128B1 (ko) | 반도체 소자의 콘택홀 매립용 플러그 형성방법 | |
| US20040266178A1 (en) | Method for forming metal interconnect of semiconductor device | |
| US7504334B2 (en) | Semiconductor device and method for manufacturing same | |
| KR100406731B1 (ko) | 반도체 소자의 층간막 평탄화 구조의 형성 방법 | |
| KR100861289B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR100361210B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100456421B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100772077B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100439477B1 (ko) | 반도체 소자의 텅스텐 플러그 형성방법 | |
| KR20060075342A (ko) | 반도체 소자의 박막 레지스터 형성 방법 | |
| KR100579856B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100395907B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100252914B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
| KR20050066192A (ko) | 반도체소자의 콘택 형성방법 | |
| KR20060076857A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100383084B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR100887019B1 (ko) | 다중 오버레이 마크를 갖는 마스크 | |
| KR20020054683A (ko) | 반도체 소자의 제조 방법 | |
| JP2006332444A (ja) | 半導体ウエハ及び半導体装置の製造方法 | |
| KR20060002182A (ko) | 반도체소자의 형성방법 | |
| KR20030002530A (ko) | 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 14 |