KR100861289B1 - 반도체 소자의 금속배선 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 제조방법에 관한 것으로, 반도체 기판상에 하부 금속 배선층을 형성하는 단계; 상기 하부 금속 배선층 상부에 배리어 절연막, 저유전 절연막을 차례로 증착하는 단계; 상기 저유전 절연막 상에 옥사이드 계열의 절연막, 실리콘 질화막 및 산화질화막의 3중 적층 구조의 하드마스크막을 형성하는 단계; 산화질화막 상에 비아홀영역이 정의된 제 1감광막 패턴을 형성하는 단계; 제 1감광막을 마스크로 하고 상기 산화질화막 및 실리콘 질화막을 1차 식각하여 상기 절연막을 노출시키는 단계; 제 1감광막 패턴을 제거하는 단계; 1차 식각 공정이 완료된 기판에 트렌치영역을 한정하는 제 2감광막 패턴을 형성하는 단계; 제 2감광막 패턴을 마스크로 하고 절연막을 2차 건식 식각하는 단계; 제 2감광막 패턴을 마스크로 하고 잔류된 산화질화막을 3차 건식 식각하는 단계; 제 2감광막 패턴을 제거하는 단계; 잔류된 실리콘 질화막을 마스크로 하고 상기 저유전 절연막을 소정두께로 4차 건식 식각하는 단계; 및 잔류된 산화질화막을 마스크로 하고 식각 잔류물을 이방성으로 5차 건식 식각하여 하부금속 배선층 소정부분을 노출시키는 트렌치 구조를 가진 비아홀을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 제조공정도.
본 발명은 반도체 소자의 금속배선 제조방법에 관한 것으로, 보다 구체적으로는 다마신 공정을 이용한 금속배선 제조방법에 관한 것이다.
통상, 금속배선은 두 가지 방법으로 형성되고 있다. 첫번째 방법은 금속막 상에 감광막 패턴을 형성하고, 그런다음, 상기 감광막 패턴을 식각 장벽으로 하는 플라즈마 식각 공정으로 상기 금속막을 직접 식각하여 소망하는 형태의 금속배선을 형성하는 방법이다. 그런데, 이 방법은 금속배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 매우 어려운 문제점이 있다.
두번째 방법은 다마신(damascene) 공정을 이용한 방법으로서, 이 방법은 전 자의 방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있으며, 아울러, 공정 비용이 적기 때문에, 점차 그 이용이 확대되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도이다.
종래 기술에 따른 반도체 소자의 금속배선 형성방법은, 도 1a에 도시된 바와같이, 반도체 기판(10)상에 하부 금속 배선층(12)을 형성한다. 도면에는 도시하지 않았지만, 상기 반도체 기판(10) 상에는 트랜지스터(transistor)와 같은 하부 패턴들(미도시) 및, 상기 하부패턴들을 덮는 층간절연막(미도시)이 형성되어 있다. 또한, 상기 층간절연막에는 상기 트랜지스터의 활성영역을 개구시키는 개구부(미도시)가 형성되며, 상기 개구부를 통해 하부 금속 배선층(12)이 상기 활성영역과 전기적으로 연결된다.
이어, 상기 하부 금속 배선층(12)이 형성된 전체 구조 상면에 베리어 금속막(14), 저유전절연막(16), 옥사이드 계열의 절연막(18) 및 실리콘 질화막(20)의 2중 적층 구조의 하드마스크막을 차례로 형성한다. 그 다음, 상기 실리콘 질화막(20) 상에 비아홀영역을 정의하는 제 1감광막 패턴(50)을 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 제 1감광막 패턴(50)을 식각장벽으로 실리콘 질화막을 식각하여 소정부분을 노출시킨다. 이때, 도면부호 21는 식각 공정 후에 잔류된 실리콘 질화막을 나타낸 것이다.
이어, 상기 제 1감광막 패턴을 제거하고 나서, 상기 결과의 기판 상에 트렌치영역을 정의하는 제 2감광막 패턴(52)을 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 실리콘 질화막(12)을 식각 장벽으로 하고 옥사이드계 절연막 및 저유전 절연막의 일부를 식각한다. 이때, 상기 식각 공정에서 저유전 절연막 전체에 대한 식각이 아닌 부분 식각을 진행한다.
이 후, 도 1d에 도시된 바와 같이, 상기 제 2감광막 패턴(23)을 식각 장벽으로 하고 실리콘 질화막(21), 옥사이드계 절연막, 저유전 절연막을 이방성 식각하여 하부 금속배선층(12)의 소정 부분을 노출시키는 비아홀(40)을 형성한다. 이때, 상기 이방성 식각 공정은 베리어 금속막을 식각정지점으로 이용한다.
이어, 도면에 도시하지 않았지만, 상기 비아홀(40)을 매립시키는 다마신 구조의 상부 금속배선층(미도시)을 형성한다.
그러나, 종래기술에서는, 비아홀 부분 식각시에 감광막 선택비가 낮아서 거의 대부분의 감광막(제 2감광막 패턴:52)이 제거되어 결국 후속의 트렌치 패턴 식각 공정을 진행하지 못하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은, 선택비가 낮은 감광막을 사용하지 않고도 비아홀 부분 식각 공정을 진행할 수 있는 반도체 소자의 금속배선 제조방법을 제공하는 것이다.
상기 목적 달성을 위한 본 발명의 반도체 소자 금속배선 제조방법은, 반도체 기판상에 하부 금속 배선층을 형성하는 단계; 상기 하부 금속 배선층 상부에 배리어 절연막, 저유전 절연막을 차례로 증착하는 단계; 상기 저유전 절연막 상에 옥사이드 계열의 절연막, 실리콘 질화막 및 산화질화막의 3중 적층 구조의 하드마스크막을 형성하는 단계; 산화질화막 상에 비아홀영역이 정의된 제 1감광막 패턴을 형성하는 단계; 제 1감광막을 마스크로 하고 상기 산화질화막 및 실리콘 질화막을 1차 식각하여 상기 절연막을 노출시키는 단계; 제 1감광막 패턴을 제거하는 단계; 1차 식각 공정이 완료된 기판에 트렌치영역을 한정하는 제 2감광막 패턴을 형성하는 단계; 제 2감광막 패턴을 마스크로 하고 절연막을 2차 건식 식각하는 단계; 제 2감광막 패턴을 마스크로 하고 잔류된 산화질화막을 3차 건식 식각하는 단계; 제 2감광막 패턴을 제거하는 단계; 잔류된 실리콘 질화막을 마스크로 하고 상기 저유전 절연막을 소정두께로 4차 건식 식각하는 단계; 및 잔류된 산화질화막을 마스크로 하고 식각 잔류물을 이방성으로 5차 건식 식각하여 하부금속 배선층 소정부분을 노출시키는 트렌치 구조를 가진 비아홀을 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 제조방법을 설명하기 위한 제조공정도이다.
본 발명의 일실시예에 따른 반도체 소자의 금속배선 제조방법은, 도 2a에 도시된 바와같이, 반도체 기판(100) 상에 하부 금속 배선층(102)을 형성한다. 도면에는 도시하지 않았지만, 상기 반도체 기판(100) 상에는 트랜지스터와 같은 하부 패턴들이 형성되고, 상기 패턴들을 덮되 상기 트랜지스터의 활성영역을 노출시키는 개구부를 가진 층간절연막이 형성된다. 상기 층간절연막의 개구부를 통해 트랜지스 터의 활성영역과 하부 금속배선층(102)이 전기적으로 연결된 구조를 가진다.
이어, 상기 하부 금속 배선층(102)이 형성된 전체구조 상면에 베리어 절연막(104), 저유전 절연막(106), 옥사이드계열의 절연막(108), 실리콘 질화막(110) 및 산화질화막(112)을 차례로 형성한다. 이때, 상기 절연막(108), 실리콘 질화막(110) 및 산화질화막(112)은 100∼1000Å 두께로 형성한다. 또한, 상기 옥사이드계열의 절연막(108), 실리콘 질화막(110) 및 산화질화막(112)은 3중 적층 구조의 하드마스크막이 된다.
그 다음, 상기 산화질화막(112) 상에 비아홀영역이 정의된 제 1 감광막 패턴(150)을 형성한다.
이 후, 도 2b에 도시된 바와같이, 상기 제 1감광막 패턴을 마스크로 하고 산화질화막 및 실리콘 질화막을 1차 건식 식각하여 절연막(108)을 노출시킨다. 이때, 도면 부호 111 및 113은 각각 1차 식각 공정에서 잔류된 실리콘 질화막 및 산화질화막을 나타낸 것이다.
이어, 제 1감광막 패턴을 제거하고 나서, 상기 1차 건식 식각이 완료된 결과물 상에 트렌치영역이 정의된 제 2감광막 패턴(152)을 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 1차 건식 식각 공정에서 잔류된 식각물(113) 및 제 2감광막(152)을 마스크로 하고 절연막을 2차 건식 식각하고 나서, 도 2d에 도시된 바와 같이, 제 2감광막 패턴(152)을 마스크로 하고 잔류된 산화질화막을 3차 건식 식각한다. 이때, 상기 2차 건식 식각 공정은 CxFy 계통의 실리콘 질화막에 대한 선택비가 있는 조건의 기체를 사용하며, 보조기체로는 O2, CO 및 Ar 중 어느 하나를 이용한다.
또한, 도면 부호 109는 2차 식각 공정에서 잔류된 절연막을 나타낸 것이고, 도면부호 113a은 3차 건식 식각공정에서 잔류된 산화질화막을 나타낸 것이다.
이 후, 제 2감광막 패턴을 제거하고 나서, 도 2e에 도시된 바와 같이, 잔류된 실리콘 질화막(111)을 마스크로 하고 저유전 절연막을 소정 두께로 4차 건식 식각한다. 이때, 저유전 절연막 식각 공정은, N2 및 O2 기체를 주 식각 기체로 사용하고, 보조가스로 C2H4,SO2 및 Ar을 이용한다.
이어, 도 2f에 도시된 바와 같이, 3차 건식 식각 공정에서 잔류된 산화질화막을 마스크로 하고 상기 식각 잔류물들(111,109, 106)을 5차 건식 식각하여 하부 금속배선층(102)의 소정 부분을 노출시키는 비아홀(140)을 형성한다. 또한, 5차 건식 식각 공정은 이방성 식각 공정으로 진행한다.
본 발명에서는 실리콘 질화막 및 산화질화막 식각 공정은 CxHyFz 계통의 가스를 이용하고, 보조가스로는 O2, CO, Ar가스를 이용한다.
이후, 도시하지 않았지만, 상기 형성된 비아홀 (140)을 매립시키는 반도체 소자의 상부 금속배선을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 소자 금속배선 제조방법에 의하면, 옥사이드계 절연막/실리콘 질화막/산화질화막의 3층 적층 구조의 마스크를 이용하여 듀얼 다마신 구조를 이용하여 금속배선을 형성함으로써, 감광막 마진 부족을 해결하고, 또한, 공정이 단순화되고 캐리어 이동시간이 감소되어 디바이스의 특성이 개선되는 이점이 있다.
Claims (5)
- 반도체 기판상에 하부 금속 배선층을 형성하는 단계;상기 하부 금속 배선층 상부에 배리어 절연막, 저유전 절연막을 차례로 증착하는 단계;상기 저유전 절연막 상에 옥사이드 계열의 절연막, 실리콘 질화막 및 산화질화막의 3중 적층 구조의 하드마스크막을 형성하는 단계;상기 산화질화막 상에 비아홀영역이 정의된 제 1감광막 패턴을 형성하는 단계;상기 제 1감광막을 마스크로 하고 상기 산화질화막 및 실리콘 질화막을 1차 식각하여 상기 절연막을 노출시키는 단계;상기 제 1감광막 패턴을 제거하는 단계;상기 1차 식각 공정이 완료된 기판에 트렌치영역을 한정하는 제 2감광막 패턴을 형성하는 단계;상기 제 2감광막 패턴을 마스크로 하고 절연막을 2차 건식 식각하는 단계;상기 제 2감광막 패턴을 마스크로 하고 잔류된 산화질화막을 3차 건식 식각하는단계;상기 제 2감광막 패턴을 제거하는 단계;상기 잔류된 실리콘 질화막을 마스크로 하고 상기 저유전 절연막을 소정두께로 4차 건식 식각하는 단계;상기 잔류된 산화질화막을 마스크로 하고 상기 식각 잔류물을 이방성으로 5차 건식 식각하여 상기 하부금속 배선층 소정부분을 노출시키는 비아홀을 형성하는 단계를 포함한 것을 특징으로 하는 하는 반도체 소자의 금속배선 제조방법.
- 제 1항에 있어서, 상기 절연막, 실리콘 질화막 및 산화질화막은 100∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
- 제 1항에 있어서, 상기 실리콘 질화막 및 산화질화막 식각 공정에서, CxHyFz 계통의 가스를 이용하고, 보조가스로는 O2, CO, Ar가스를 이용하는 반도체 소자의 금속배선 제조방법.
- 제 1항에 있어서, 상기 저유전 절연막 식각 공정에서, N2 및 O2 기체를 주 식각 기체로 사용하고, 보조가스로 C2H4,SO2 및 Ar을 이용하는 반도체 소자의 금속배선 제조방법.
- 제 1항에 있어서, 상기 트렌치 구조를 가진 비아홀을 매립시키는 상부 금속배선층을 형성하는 단계를 추가하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |