KR100763670B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100763670B1
KR100763670B1 KR1020050132770A KR20050132770A KR100763670B1 KR 100763670 B1 KR100763670 B1 KR 100763670B1 KR 1020050132770 A KR1020050132770 A KR 1020050132770A KR 20050132770 A KR20050132770 A KR 20050132770A KR 100763670 B1 KR100763670 B1 KR 100763670B1
Authority
KR
South Korea
Prior art keywords
photoresist
film
wiring
insulating layer
trench
Prior art date
Application number
KR1020050132770A
Other languages
English (en)
Inventor
김진엽
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050132770A priority Critical patent/KR100763670B1/ko
Application granted granted Critical
Publication of KR100763670B1 publication Critical patent/KR100763670B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 필름 상부에 포토레지스트를 도포한 후 패터닝하며, 패터닝된 포토레지스트를 마스크로 삼아 필름의 노출 부위를 식각하여 트렌치를 형성하는 단계와, ITO를 트렌치를 포함한 전체 구조물 상부에 증착한 후에 포토레지스트를 제거하여 배선을 완성하는 단계와, 배선 및 필름의 전체 상부에 포토레지스트를 도포하여 절연층을 형성하며, 절연층인 포토레지스트를 마스크 패턴을 이용하여 패터닝하여 배선을 노출시켜 콘택홀을 형성하는 단계를 포함하며, 배선층을 ITO로 형성하거나 절연층을 포토레지스트로 형성하거나 또는 배선층과 절연층을 각각 ITO와 포토레지스트로 형성함으로써, 배선층의 경우에는 높은 전도도 및 우수한 전기적 특성을 제공하면서 절연층의 경우에는 공정 단순화가 제공되는 이점이 있다.
ITO, 포토레지스트, 배선층, 절연층

Description

반도체 소자의 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도,
도 2a 내지 도 2e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도,
도 3a 내지 도 3e는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도,
도 4a 내지 도 4e는 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자에서 배선층을 ITO(Indium Tin Oxide)로 형성하거나 절연층을 포토레지스트로 형성하거나 또는 배선층과 절연층을 각각 ITO와 포토레지스트로 형성하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 점차로 고집적화, 다층화함에 따라 중요한 기술의 하나로 다 층배선기술이 등장하게 되었는데 이와 같은 다층배선은 배선층과 절연층(층간절연막)을 반도체 웨이퍼 위에 번갈아 겹쳐 쌓는 구조로, 상하의 배선층은 절연층에 설치된 콘텍홀을 통해서 상호 접속된다.
반도체소자에서 다층배선이 필요한 이유는 교차배선을 가능하게 하여 회로설계의 자유도, 집적도 그리고 배선 길이를 단축하여 배선이 수반하는 속도의 지연 시간을 짧게 하여 소자 동작 속도를 향상시키는 것 등이다.
이와 같은 다층배선 구조는 앞에서도 설명한 바와 같이 배선층과 절연층(층간절연막)을 번갈아 쌓아 올리는 것으로 층간절연막 등의 절연막은 절연 내압이 높고 유전율, 유전손실이 작을 것, 습기나 알카리 이온 오염 등의 침입을 방지할 것, 크랙이 발생하지 않은 것 등의 여러 조건을 만족하여야 한다.
또한, 배선재료에는 전류를 전송한다는 성질 이외에 미세한 배선 패턴을 저코스트로 효율적으로 제조하고 또한 장시간의 사용에 대해서 단선 등의 고장이 생겨서는 안 된다는 것 등 제조 및 신뢰성 면에 대해 여러 가지 조건이 필요하다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
필름(11) 상부에 포토레지스트(13)를 도포한 후 패터닝하며, 패터닝된 포토레지스트(13)를 마스크로 삼아 필름(11)의 노출 부위를 식각하여 트렌치(15)를 형성한다(도 1a).
알루미늄이나 구리 등과 같은 금속을 트렌치(15)를 포함한 전체 구조물 상부에 증착한 후(도 1b)에 평탄화하여 금속배선(17)을 완성한다(도 1c).
금속배선(17) 및 필름(11)의 전체 상부에 산화막 등과 같은 절연층(19)을 증착하며(도 1d), 절연층(19)의 상부에는 포토레지스트(21)를 도포한 후 패터닝하고, 패터닝된 포토레지스트(21)를 마스크로 삼아 절연층(19)을 금속배선(17)이 노출될 때까지 식각하여 콘택홀을 형성한다(도 1e).
종래 기술에 따르면 배선층은 앞서 예시한 바와 같이 알루미늄(Al)이나 구리(Cu)가 가장 널리 이용되고 있으며, 절연층은 산화막(oxide)이 가장 널리 이용되고 있다.
그러나, 배선층의 경우에는 전도도 및 전기적 특성이 우수한 배선재료가 요구되고 있으며, 절연층의 경우에는 공정을 단순화할 수 있는 새로운 절연재료가 요구되고 있다.
본 발명은 이와 같은 종래의 요구 과제를 해결하기 위하여 제안한 것으로, 반도체 소자에서 배선층을 ITO로 형성하거나 절연층을 포토레지스트로 형성하거나 또는 배선층과 절연층을 각각 ITO와 포토레지스트로 형성함으로써, 배선층의 경우에는 높은 전도도 및 우수한 전기적 특성을 제공하면서 절연층의 경우에는 공정 단순화가 제공되도록 하는데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명의 일 관점으로서 반도체 소자의 제조 방법은, 필름 상부에 제 1 포토레지스트를 도포한 후에 패터닝하여 패터닝된 제 1 포토레지스트를 마스크로 삼아 필름의 노출 부위를 식각하여 트렌치를 형성하는 단계와, 금속을 트렌치를 포함한 전체 구조물 상부에 증착한 후에 제 1 포토레지스트를 제거하여 금속배선을 완성하는 단계와, 금속배선 및 필름의 전체 상부에 제 2 포토레지스트를 도포하여 절연층을 형성하며, 절연층인 제 2 포토레지스트를 패터닝하여 금속배선을 노출시켜 콘택홀을 형성하는 단계를 포함한다.
본 발명의 다른 관점으로서 반도체 소자의 제조 방법은, 필름 상부에 제 1 포토레지스트를 도포한 후 패터닝하여 패터닝된 제 1 포토레지스트를 마스크로 삼아 필름의 노출 부위를 식각하여 트렌치를 형성하는 단계와, ITO를 트렌치를 포함한 전체 구조물 상부에 증착한 후에 제 1 포토레지스트를 제거하여 배선을 완성하는 단계와, 배선 및 필름의 전체 상부에 절연층을 증착하며, 절연층의 상부에는 제 2 포토레지스트를 도포한 후 패터닝하고, 패터닝된 제 2 포토레지스트를 마스크로 삼아 절연층을 배선이 노출될 때까지 식각하여 콘택홀을 형성하는 단계를 포함한다.
본 발명의 또 다른 관점으로서 반도체 소자의 제조 방법은, 필름 상부에 제 1 포토레지스트를 도포한 후 패터닝하며, 패터닝된 제 1 포토레지스트를 마스크로 삼아 필름의 노출 부위를 식각하여 트렌치를 형성하는 단계와, ITO를 트렌치를 포함한 전체 구조물 상부에 증착한 후에 제 1 포토레지스트를 제거하여 배선을 완성하는 단계와, 배선 및 필름의 전체 상부에 제 2 포토레지스트를 도포하여 절연층을 형성하며, 절연층인 제 2 포토레지스트를 마스크 패턴을 이용하여 패터닝하여 배선을 노출시켜 콘택홀을 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체 적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a 내지 도 2e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도로서, 절연층을 포토레지스트로 형성하는 실시 예이다.
필름(101) 상부에 포토레지스트(103)를 예컨대 스핀코팅 방식으로 도포한 후에 베이킹을 통해 경화시키며, 마스크 패턴을 이용하여 패터닝 한다. 패터닝된 포토레지스트(103)를 마스크로 삼아 필름(101)의 노출 부위를 식각하여 트렌치(105)를 형성한다(도 2a).
알루미늄이나 구리 등과 같은 금속을 트렌치(105)를 포함한 전체 구조물 상부에 증착한 후(도 2b)에 에싱(Ashing)으로 포토레지스트(103)를 제거하여 금속배선(107)을 완성한다. 이때 금속배선(107)의 불필요한 영역, 즉 포토레지스트(103)가 지지하였던 금속배선(107)의 일부 영역은 포토레지스트(103)의 제거에 의해 지지력이 상실되어 함께 제거된다(도 2c).
금속배선(107) 및 필름(101)의 전체 상부에 포토레지스트를 예컨대 스핀코팅 방식으로 도포한 후에 베이킹을 통해 경화시켜 절연층(109)을 형성하며(도 2d), 절연층(109)인 포토레지스트를 마스크 패턴을 이용해 패터닝하여 금속배선(107)을 노출시켜 콘택홀을 형성한다(도 2e). 물론 도 2a에서 도 2e까지의 일련의 공정은 반복적으로 수행하여 다층으로 형성할 수 있다.
이와 같은 본 발명의 제 1 실시 예에 의하면 절연층을 포토레지스트로 형성하므로 산화막으로 형성된 절연층과 비교할 때에 동일한 절연 효과를 얻을 수 있을 뿐만 아니라 산화막의 증착 및 식각 공정과 비교할 때에 시간이 단축되어 공정이 단축된다.
도 3a 내지 도 3e는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도로서, 배선층을 ITO로 형성한 실시 예이다.
필름(201) 상부에 포토레지스트(203)를 예컨대 스핀코팅 방식으로 도포한 후 베이킹을 통해 경화시키며, 마스크 패턴을 이용하여 패터닝한다. 패터닝된 포토레지스트(203)를 마스크로 삼아 필름(201)의 노출 부위를 식각하여 트렌치(205)를 형성한다(도 3a).
ITO를 예컨대 CVD법, 스프레이법, 진공증착법, 이온 프레이팅법 등을 이용하여 트렌치(205)를 포함한 전체 구조물 상부에 증착한 후(도 3b)에 에싱으로 포토레지스트(203)를 제거하여 배선(207)을 완성한다. 이때 배선(207)의 불필요한 영역, 즉 포토레지스트(203)가 지지하였던 배선(207)의 일부 영역은 포토레지스트(203)의 제거에 의해 지지력이 상실되어 함께 제거된다(도 3c).
배선(207) 및 필름(11)의 전체 상부에 산화막 등과 같은 절연층(209)을 형성하며(도 3d), 절연층(209)의 상부에는 포토레지스트(211)를 예컨대 스핀코팅 방식으로 도포한 후 베이킹하여 경화시킨다. 이후 마스크 패턴을 이용하여 패터닝하고, 패터닝된 포토레지스트(211)를 마스크로 삼아 절연층(209)을 배선(207)이 노출될 때까지 식각하여 콘택홀을 형성한다(도 3e). 물론 도 3a에서 도 3e까지의 일련의 공정은 반복적으로 수행하여 다층으로 형성할 수 있다.
이와 같은 본 발명의 제 2 실시 예에 의하면 배선층을 ITO로 형성하므로 플렉시블(Flexible)한 장점이 있으며, 전도도 및 전기적 특성이 매우 우수하다.
도 4a 내지 도 4e는 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도로서, 배선층을 ITO로 형성함과 아울러 절연층을 포토레지스트로 형성한 실시 예이다.
필름(301) 상부에 포토레지스트(303)를 예컨대 스핀코팅 방식으로 도포한 후 베이킹하여 경화시킨다. 이후 마스크 패턴을 이용하여 패터닝하며, 패터닝된 포토레지스트(303)를 마스크로 삼아 필름(301)의 노출 부위를 식각하여 트렌치(305)를 형성한다(도 4a).
ITO를 예컨대 CVD법, 스프레이법, 진공증착법, 이온 프레이팅법 등을 이용하여 트렌치(305)를 포함한 전체 구조물 상부에 증착한 후(도 4b)에 에싱으로 포토레지스트(303)를 제거하여 배선(307)을 완성한다. 이때 배선(307)의 불필요한 영역, 즉 포토레지스트(303)가 지지하였던 배선(307)의 일부 영역은 포토레지스트(303)의 제거에 의해 지지력이 상실되어 함께 제거된다(도 4c).
배선(307) 및 필름(11)의 전체 상부에 포토레지스트를 예컨대 스핀코팅 방식으로 도포한 후 베이킹을 통해 경화시켜서 절연층(309)을 형성하며(도 4d), 절연층(309)인 포토레지스트를 마스크 패턴을 이용하여 패터닝하여 배선(307)을 노출시켜 콘택홀을 형성한다(도 4e). 물론 도 4a에서 도 4e까지의 일련의 공정은 반복적으로 수행하여 다층으로 형성할 수 있다.
이와 같은 본 발명의 제 3 실시 예에 의하면 절연층을 포토레지스트로 형성함과 아울러 배선층을 ITO로 형성함으로써, 산화막으로 형성된 절연층과 비교할 때에 동일한 절연 효과를 얻을 수 있을 뿐만 아니라 산화막의 증착 및 식각 공정과 비교할 때에 시간이 단축되어 공정이 단축되고, ITO 배선층은 플렉시블한 장점을 가지면서도 전도도 및 전기적 특성이 매우 우수하다.
지금까지 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 당연히 포함되는 것으로 해석되어야 할 것이다.
전술한 바와 같이 본 발명은 반도체 소자에서 배선층을 ITO로 형성하거나 절연층을 포토레지스트로 형성하거나 또는 배선층과 절연층을 각각 ITO와 포토레지스트로 형성함으로써, 배선층의 경우에는 높은 전도도 및 우수한 전기적 특성을 제공하면서 절연층의 경우에는 공정 단순화가 제공되는 효과가 있다.

Claims (5)

  1. 필름 상부에 제 1 포토레지스트를 도포한 후에 패터닝하여 패터닝된 상기 제 1 포토레지스트를 마스크로 삼아 상기 필름의 노출 부위를 식각하여 트렌치를 형성하는 단계와,
    금속을 상기 트렌치를 포함한 전체 구조물 상부에 증착한 후에 상기 제 1 포토레지스트를 제거하여 금속배선을 완성하는 단계와,
    상기 금속배선 및 필름의 전체 상부에 제 2 포토레지스트를 도포하여 절연층을 형성하며, 상기 절연층인 제 2 포토레지스트를 패터닝하여 상기 금속배선을 노출시켜 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 필름 상부에 제 1 포토레지스트를 도포한 후 패터닝하여 패터닝된 상기 제 1 포토레지스트를 마스크로 삼아 상기 필름의 노출 부위를 식각하여 트렌치를 형성하는 단계와,
    ITO를 상기 트렌치를 포함한 전체 구조물 상부에 증착한 후에 상기 제 1 포토레지스트를 제거하여 배선을 완성하는 단계와,
    상기 배선 및 필름의 전체 상부에 절연층을 증착하며, 상기 절연층의 상부에는 제 2 포토레지스트를 도포한 후 패터닝하고, 패터닝된 상기 제 2 포토레지스트를 마스크로 삼아 상기 절연층을 상기 배선이 노출될 때까지 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 필름 상부에 제 1 포토레지스트를 도포한 후 패터닝하며, 패터닝된 상기 제 1 포토레지스트를 마스크로 삼아 상기 필름의 노출 부위를 식각하여 트렌치를 형성하는 단계와,
    ITO를 상기 트렌치를 포함한 전체 구조물 상부에 증착한 후에 상기 제 1 포토레지스트를 제거하여 배선을 완성하는 단계와,
    상기 배선 및 필름의 전체 상부에 제 2 포토레지스트를 도포하여 절연층을 형성하며, 상기 절연층인 제 2 포토레지스트를 마스크 패턴을 이용하여 패터닝하여 상기 배선을 노출시켜 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 1 포토레지스트를 제거할 때에 에싱으로 제거하는 것
    을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2항 또는 제 3항에 있어서,
    상기 ITO는 CVD법, 스프레이법, 진공증착법, 이온 프레이팅법 중에서 어느 하나의 방법으로 증착하는 것
    을 특징으로 하는 반도체 소자의 제조 방법.
KR1020050132770A 2005-12-28 2005-12-28 반도체 소자의 제조 방법 KR100763670B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050132770A KR100763670B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050132770A KR100763670B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR100763670B1 true KR100763670B1 (ko) 2007-10-04

Family

ID=39419175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132770A KR100763670B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100763670B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354806A (ja) 1998-06-10 1999-12-24 Mitsubishi Electric Corp Tftアレイ基板及びこれを用いた液晶表示装置並びにtftアレイ基板の製造方法
KR20020093901A (ko) * 2000-04-11 2002-12-16 크리 인코포레이티드 실리콘 카바이드에 비아를 형성하는 방법과 결과 장치 및회로
JP2003207804A (ja) 2002-01-11 2003-07-25 Sharp Corp 液晶用マトリクス基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354806A (ja) 1998-06-10 1999-12-24 Mitsubishi Electric Corp Tftアレイ基板及びこれを用いた液晶表示装置並びにtftアレイ基板の製造方法
KR20020093901A (ko) * 2000-04-11 2002-12-16 크리 인코포레이티드 실리콘 카바이드에 비아를 형성하는 방법과 결과 장치 및회로
JP2003207804A (ja) 2002-01-11 2003-07-25 Sharp Corp 液晶用マトリクス基板の製造方法

Similar Documents

Publication Publication Date Title
KR100780986B1 (ko) 반도체장치 및 그 제조방법
KR100763670B1 (ko) 반도체 소자의 제조 방법
KR20050065744A (ko) 반도체 소자의 금속 배선 구조 및 그 제조 방법
KR100720518B1 (ko) 반도체 소자 및 그 제조방법
KR100521453B1 (ko) 반도체 소자의 다층 배선 형성방법
KR100467815B1 (ko) 반도체 소자 및 그 제조 방법
KR100485157B1 (ko) 반도체 소자의 다층 금속배선 및 그 형성 방법
KR100366612B1 (ko) 평탄화된필드절연막을갖는반도체장치의제조방법
KR100422912B1 (ko) 반도체 소자의 접촉부 및 그 형성 방법
KR100246102B1 (ko) 반도체장치의 상부배선층 형성방법
KR100524917B1 (ko) 반도체 소자의 금속 배선간 절연막 및 그 형성방법
KR19990046867A (ko) 반도체 소자의 금속 배선 형성 방법
KR100268952B1 (ko) 반도체소자의 금속 배선 형성방법
KR100383084B1 (ko) 반도체 소자의 플러그 형성 방법
KR100450845B1 (ko) 반도체 소자 제조 방법
KR100922558B1 (ko) 반도체 소자의 금속 배선 및 그의 제조 방법
KR100997158B1 (ko) 엠아이엠 캐패시터 형성 방법
KR100529613B1 (ko) 반도체 소자 및 이의 제조 방법
KR20050032308A (ko) 반도체 소자의 금속배선 형성방법
KR19980053654A (ko) 반도체 소자의 비아홀 형성방법
JP2001326275A (ja) 半導体装置及びその製造方法
US20070032060A1 (en) Method for forming conductive wiring and interconnects
TW201724437A (zh) 形成半導體結構之方法
KR19990055175A (ko) 반도체 소자의 금속 배선 형성 방법
KR20070003146A (ko) 반도체 소자의 딥 컨택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee