KR20070003146A - 반도체 소자의 딥 컨택홀 형성방법 - Google Patents

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Abstract

본 발명은 저유전율을 갖는 유기막과 산화막의 적층 구조로 이루어진 층간 절연막을 이용한 반도체 소자의 딥 컨택홀 형성공정시 발생하는 보잉 현상, 산화막 손상 등과 같은 문제점을 해결할 수 있는 반도체 소자의 딥 컨택홀 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 하지층이 형성된 기판을 제공하는 단계와, 상기 하지층 상부에 유기막을 증착하는 단계와, 상기 유기막 상부에 산화막을 증착하는 단계와, 상기 산화막 상부에 상기 유기막과 동일 내지 1.5배 정도의 두께를 갖는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용한 식각공정을 실시하여 상기 하지층이 노출되는 비아홀을 형성하는 단계를 포함하는 반도체 소자의 딥 컨택홀 형성방법을 제공한다.
반도체 소자, 딥 컨택홀, 유기막, SiLK

Description

반도체 소자의 딥 컨택홀 형성방법{METHOD FOR FORMING DEEP CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 딥 컨택홀 형성방법을 도시한 공정 단면도.
도 2 내지 도 4는 종래기술에 따른 반도체 소자의 딥 컨택홀 형성방법으로 형성된 소자의 불량을 설명하기 위하여 도시한 단면도.
도 5a 내지 도 5c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 딥 컨택홀 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 11 : 하지층
2, 12 : 유기막
3, 13 : 산화막
4, 14 : 감광막 패턴
6, 17 : 비아홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 컨택 플러그를 형성하기 위하여 저유전막을 층간 절연막으로 사용한 딥 컨택홀 형성방법에 관한 것이다.
반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 신호전달 지연(signal propagation delay)을 감소시키기 위하여 여러 가지 연구가 진행중에 있다. 이는 고밀도 칩(high density chip)의 속도가 고밀도 칩상의 RC 타임 지연(여기서, 'R'은 배선저항, 'C'는 절연막의 정전용량)에 의해 결정되기 때문인데 RC 신호지연의 감소가 소자의 고속화를 이루게 한다. 이를 위해서는 저항이 작은 도체의 개발과, 낮은 유전상수(dielectric constant)를 갖는 물질의 개발이 필요하다.
반도체 소자의 고집적화에 따른 MLM(Multi Level Metallization) 공정에 적용되는 도체는 기존의 알루미늄을 구리도체로의 대체 공정이 필요한데, 지금까지 구리의 경우 알루미늄보다 전기 전도도가 훨씬 우수하다고 알려져 있다. 그러나, 구리의 경우 진공증착 및 건식식각이 어려워 반도체 공정에 사용되지 못하였으나, 최근에는 전기도금기술과 매입공정을 이용하여 배선물질로서 사용이 가능하게 되었다. 그리고, MCM(Multi-Chip-Module)이나 로직 칩 제조에 성능을 향상시킬 수 있게 되었다.
이러한 배경을 지니는 구리배선 공정에서 반도체 저유전 물질이 동시에 수반되어야 하는데, 구리도체의 경우 약 50% 정도의 소자의 성능 향상을 꾀할 수 있으며, 초 저유전 물질을 개발할 경우 40% 이상의 소자 성능을 향상시킬 수 있을 것으로 'SEMATECH 연구 보고서'에서 밝히고 있다. 낮은 유전상수를 가지는 재료는 광범위한 주파수 범위에서 낮은 소산 인자(dissipation factor)와 높은 브레이크다운 전압(breakdown voltage)을 가지므로 회로밀도의 증가와 시스템의 고속화에 기여할 수 있다. 이 경우 신호전달속도가 다음과 같이 유전상수의 제곱근에 반비례하는 이론적 배경으로부터 출발한다. 신호전달속도(V, m/sec)는 하기의 수학식1로 나타낼 수 있다.
Figure 112005035674611-PAT00001
여기서, 'c'는 3,108m/sec, 'ε'는 유전상수이다.
또한, 낮은 유전상수의 물질을 사용할 경우 상호 신호방해(cross-talk)를 감소시킬 수 있게 되어 회로밀도의 증가가 가능하게 된다. 이는 고집적화 및 소형화가 가능하고, 궁극적으로는 가격 절감 및 칩 성능의 획기적 향상을 도모할 수 있다.
이하, 도 1a 내지 도 1c를 참조하여 종래기술에 따른 반도체 소자의 딥 컨택홀 형성방법을 설명하기로 한다. 도 1a 내지 도 1c는 동일한 금속배선 구조에서 선간/층간 정전용량을 감소시키기 위해 층간 절연막을 유전율이 낮은 유기막(organic polymer)과 산화막 간의 적층구조로 사용한 경우의 딥 컨택홀 형성방법을 도시한 공정 단면도이다.
먼저, 도 1a 내지 도 1c에 도시된 도시된 바와 같이, 도전층 또는 컨택 플러그 층으로 이루어진 하지층(1) 상부에 유기막(2) 및 산화막(3)을 순차적으로 증착한다. 그런 다음, 산화막(3) 상부에 감광막 패턴(4)을 형성한다. 그런 다음, 감광막 패턴(4)을 이용한 식각공정(5)을 실시하여 하지층(1)의 일부가 노출된 비아홀, 즉 딥 컨택홀(6)을 형성한다. 그런 다음, 스트립 공정을 실시하여 감광막 패턴(4)을 제거한다.
그러나, 종래기술에 따른 반도체 소자의 딥 컨택홀 형성방법에서는 다음과 같은 문제점이 발생된다.
먼저, 도 2에 도시된 바와 같이, 감광막 패턴(4)이 유기막(2)보다 두껍게 형성되는 경우, 즉 T1이 T2보다 2배 이상 큰 경우, 스트립 공정시 감광막 패턴(4)이 모두 제거되지 않고 산화막(3) 상부에 잔류물(4a)이 잔류된다. 이러한 잔류물(4a)을 제거하기 위하여 과도식각을 진행하는 경우 도 3에 도시된 바와 같이 유기막(2)의 양측벽이 움푹 파이는 보잉(bowing) 현상이 발생된다. 또한, 도 4에 도시된 바와 같이, 감광막 패턴(4)이 유기막(2)보다 얇게 형성되는 경우, 즉 T1이 T2보다 작은 경우 유기막(2)이 완전히 식각되지 않아 하지층(1)이 노출되지 않는 문제가 발생된다. 그리고, 식각공정시 감광막 패턴(4)의 상부가 손실되어 산화막(3)의 상부가 손상되는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 저유전율을 갖는 유기막과 산화막의 적층 구조로 이루어진 층간 절연막을 이용한 반도체 소자의 딥 컨택홀 형성공정시 발생하는 보잉 현상, 산화막 손상 등과 같은 문제점을 해결할 수 있는 반도체 소자의 딥 컨택홀 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하지층이 형성된 기판을 제공하는 단계와, 상기 하지층 상부에 유기막을 증착하는 단계와, 상기 유기막 상부에 산화막을 증착하는 단계와, 상기 산화막 상부에 상기 유기막과 동일 내지 1.5배 정도의 두께를 갖는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용한 식각공정을 실시하여 상기 하지층이 노출되는 비아홀을 형성하는 단계를 포함하는 반도체 소자의 딥 컨택홀 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상 에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 5a 내지 도 5c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 딥 컨택홀 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 5a에 도시된 바와 같이, 일련의 제조공정을 통해 소정의 반도체 구조물층이 형성된 반도체 기판(미도시) 상에 도전층 또는 컨택 플러그와 같은 하지층(11)을 형성한다. 이때, 하지층(11)은 금속층 또는 폴리 실리콘막으로 형성한다. 여기서, 반도체 구조물층은 트랜지스터, 접합영역(예컨대, 소스 및 드레인 영역), 단층 절연막(또는, 다층 절연막) 및 도전층 중 적어도 어느 하나를 포함할 수 있다.
이어서, 하지층(11) 상부에 유기막(12)을 증착한다. 이때, 유기막(12)은 유전율이 2.8 이하인 물질을 이용하여 형성한다. 바람직하게는 SiLK(제품명)로 형성한다. 또한, 유기막(12)의 두께는 후속 공정을 통해 도포되는 감광막 패턴(14)보다 동일한 두께 또는 얇게 형성한다.
이어서, 유기막(12) 상부에 산화막(13)을 증착한다. 이때, 산화막(13)은HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나로 형성한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 산화막(12)을 평탄화할 수 있다.
이어서, 평탄화된 산화막(12) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 일부 영역이 오픈된 감광막 패턴(14)을 형성한다. 이때, 감광막 패턴(14)은 유기막(2)과 동일한 두께 내지 1.5배 정도의 두께로 형성한다.
이어서, 도 5b에 도시된 바와 같이, 감광막 패턴(14)을 이용한 식각공정(15)을 실시하여 산화막(13)을 식각한다. 이때, 식각공정(15)은 O2/N2 가스와 CHF3 등과 같은 산화막(13)의 측면을 보호할 수 있는 식각기체를 이용하여 건식식각 방식으로 실시한다.
이어서, 도 5c에 도시된 바와 같이, 감광막 패턴(14, 도 5b참조)에 대한 스트립 공정(16)을 실시한다. 이과정에서 감광막과 같은 물질로서 도 5b에서 노출된 유기막(12) 또한 식각되어 하지층(11)이 노출된다. 이로써, 비아홀, 즉 딥 컨택홀(17)이 형성된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 저유전율을 갖는 유기막과 산화막의 적층 구조로 이루어진 층간 절연막을 이용한 반도체 소자의 딥 컨택홀 형성공정에 있어서, 감광막 패턴을 상기 유기막과 동일 내지 1.5배 정도의 두께로 형성한 후 상기 감광막 패턴을 이용한 식각공정을 실시함으로써 보잉 현상, 산화막 손상 등을 방지하여 소자의 불량을 최소화할 수 있으며, 이를 통해 소자의 수율을 향상시킬 수 있다.

Claims (5)

  1. 하지층이 형성된 기판을 제공하는 단계;
    상기 하지층 상부에 유기막을 증착하는 단계;
    상기 유기막 상부에 산화막을 증착하는 단계;
    상기 산화막 상부에 상기 유기막과 동일 내지 1.5배 정도의 두께를 갖는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 이용한 식각공정을 실시하여 상기 하지층이 노출되는 비아홀을 형성하는 단계
    를 포함하는 반도체 소자의 딥 컨택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 유기막은 SiLK로 형성하는 반도체 소자의 딥 컨택홀 형성방법.
  3. 제 2 항에 있어서, 상기 비아홀을 형성하는 단계는,
    상기 산화막을 식각하여 상기 유기막을 노출시키는 단계; 및
    상기 감광막 패턴을 제거하는 동시에 노출된 상기 유기막을 식각하는 단계
    를 포함하는 반도체 소자의 딥 컨택홀 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 식각공정은 건식식각 방식으로 O2/N2 가스와 CHF3 가스를 이용하여 실시하는 반도체 소자의 딥 컨택홀 형성방법.
  5. 제 4 항에 있어서,
    상기 하지층은 금속층 또는 폴리 실리콘막인 반도체 소자의 딥 컨택홀 형성방법.
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