KR20110078533A

KR20110078533A - 커패시터 및 커패시터의 제조 방법

Info

Publication number: KR20110078533A
Application number: KR1020090135363A
Authority: KR
Inventors: 김남주
Original assignee: 주식회사 동부하이텍
Priority date: 2009-12-31
Filing date: 2009-12-31
Publication date: 2011-07-07

Abstract

실시예에 따른 커패시터는 반도체 기판의 일부 위에 형성된 금속 연결층; 상기 금속 연결층을 포함한 상기 반도체 기판 위에 형성된 제2 층간절연층; 상기 금속 연결층과 연결되고, 상기 제2 층간절연층 상에 형성된 다수의 제1 비아; 다수개로 형성되어 서로 이격되고, 상기 제1 비아와 각각 연결되며, 상기 제2 층간절연층 위에 형성된 하부 금속층; 적어도 하나 이상의 상기 하부 금속층을 노출시키고, 상기 하부 금속층을 포함한 상기 제2 층간절연층 위에 형성된 절연층; 및 상기 절연층 위에 형성된 상부 금속층을 포함한다.

실시예에 의하면, 엠보싱 형태로 패터닝된 다수의 하부 금속층을 하측에서 금속 연결층으로 연결하고, 하부 금속층 전면에 절연층 및 상부 금속층을 형성함으로써, 금속층 사이의 접촉면을 최대화할 수 있다.

MIM 커패시터, 상부 금속층, 하부 금속층, 비아, 절연층

Description

커패시터 및 커패시터의 제조 방법{Capacitor and manufacturing method of capacitor}

실시예는 커패시터 및 커패시터의 제조 방법에 관한 것이다.

커패시터의 종류 중 하나인 MIM 커패시터는 반도체 설계에 자주 사용되는 수동 소자이다.

도 1은 일반적인 MIM(Metal Insulator Metal) 커패시터의 구조를 도시한 측단면도이다.

도 1을 참조하면, MIM 커패시터는 기판(10), 상기 기판(10) 위에 형성된 층간 산화막(11), 상기 층간 산화막(11) 위에 형성된 하부 금속층(12), 상기 하부 금속층(12) 위에 형성된 캡핑(capping) 금속층(13), 상기 캡핑 금속층(13) 위에 형성된 절연층(14), 상기 절연층(14)의 일부 위에 형성된 상부 금속층(15)을 포함하여 구성된다.

이와 같은 구조의 MIM 커패시터의 경우, 상기 절연층(14)의 경우 두께를 낮추는데 한계가 있으므로 단위면적당 커패시턴스 용량을 크게 늘리지 못하는 문제점이 있다.

실시예는 커패시터의 크기를 최소화하면서도 커패시턴스 용량을 최대화할 수 있는 커패시터 및 커패시터의 제조 방법을 제공한다.

실시예에 따른 커패시터의 제조 방법은 반도체 기판의 일부 위에 금속 연결층을 형성하는 단계; 상기 금속 연결층을 포함한 상기 반도체 기판 위에 제2 층간절연층을 형성하고, 상기 금속 연결층과 연결되는 다수의 제1 비아를 상기 제2 층간절연층 상에 형성하는 단계; 다수개로 형성되어 서로 이격되고, 상기 제1 비아와 각각 연결되는 하부 금속층을 상기 제2 층간절연층 위에 형성하는 단계; 및 적어도 하나 이상의 상기 하부 금속층을 노출시키는 절연층을 상기 하부 금속층을 포함한 상기 제2 층간절연층 위에 형성하고, 상기 절연층 위에 상부 금속층을 형성하는 단계를 포함한다.

실시예에 의하면, 다음과 같은 효과가 있다.

첫째, 엠보싱 형태로 패터닝된 다수의 하부 금속층을 하측에서 금속 연결층으로 연결하고, 하부 금속층 전면에 절연층 및 상부 금속층을 형성함으로써, 금속층 사이의 접촉면을 최대화할 수 있다.

둘째, 따라서, 커패시터의 실장 면적을 최소화하면서도 커패시턴스 용량을 최대화할 수 있는 효과가 있다.

첨부된 도면을 참조하여, 실시예에 따른 커패시터 및 커패시터의 제조 방법에 대하여 상세히 설명한다.

이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.

도 2는 실시예에 따른 하부 금속층(120)이 형성된 후의 커패시터 구조를 개 략적으로 도시한 측단면도이다.

도 2를 참조하면, 반도체 기판(100) 위에 제1 층간절연층(110)을 형성하고, 상기 제1 층간절연층(110)의 일부 위에 금속 연결층(120)을 형성한다.

도 3은 실시예에 따른 제2 층간절연층(130)이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도이다.

도 3을 참조하면, 상기 금속 연결층(120)을 포함하는 상기 제1 층간절연층(110) 위에 제2 층간절연층(130)을 형성하고, 포토 공정, 식각 공정, 금속 매립 공정 등을 진행하여 상기 제2 층간절연층(130) 상에 다수의 제1 비아(135)를 형성한다. 상기 제1 비아(135)는 상기 금속 연결층(120)과 연결된다.

도 4는 실시예에 따른 캡핑 금속층(145)이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도이다.

도 4를 참조하면, 상기 제2 층간절연층(130) 위에 금속층, 캡핑 금속층을 순서대로 적층하고, 상기 금속층, 캡핑 금속층을 패터닝하여 소정 간격으로 이격된 다수의 하부 금속층(140) 및 캡핑 금속층(145)을 형성한다.

상기 하부 금속층(140) 및 상기 캡핑 금속층(145)은 상기 제1 비아(135)에 대응되도록 형성되며, 상기 제1 비아(135)와 연결된다.

상기 금속 연결층(120)은 상기 제1 비아(135)를 통하여 상기 하부 금속층(140)들을 하나로 연결시키는 역할을 한다.

도 5는 실시예에 따른 상부 금속층(155)이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도이다.

도 5를 참조하면, 상기 캡핑 금속층(145)을 포함하여 상기 제2 층간절연층(130) 위에 절연층 및 금속층을 순서대로 적층하고, 상기 절연층 및 상기 금속층을 패터닝하여 적어도 하나 이상의 상기 하부 금속층(140) 및 상기 캡핑 금속층(145)을 노출시킨다.

상기 패터닝된 상기 절연층 및 상기 금속층은 각각 실시예에 따른 커패시터의 절연층(150) 및 상부 금속층(155)을 이룬다.

도 6은 실시예에 따른 금속배선(170)이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도이다.

도 6을 참조하면, 상기 상부 금속층(155), 상기 노출된 상기 캡핑 금속층(145)을 포함한 상기 제2 층간절연층(130) 위에 제3 층간절연층(160)을 형성한다.

이후, 포토 공정, 식각 공정, 금속 매립 공정 등을 진행하여 상기 제3 층간절연층(160) 상에 다수의 제2 비아(161, 162)를 형성한다.

상기 제2 비아(161, 162) 중 적어도 어느 하나의 제2 비아(161)는 상기 상부 금속층(155)과 연결되고, 적어도 다른 하나의 제2 비아(162)는 상기 노출된 캡핑 금속층(145)과 연결된다.

따라서, 상기 다른 하나의 제2 비아(162)는 상기 노출된 캡핑 금속층(145), 상기 노출된 하부 금속층(140), 상기 제1 비아(135), 상기 금속 연결층(120)을 통하여 상기 노출되지 않은 하부 금속층(140)과 통전될 수 있다.

이어서, 상기 제2 비아(161, 162)와 연결되는 금속배선(170)을 상기 제3 층 간절연층(160) 위에 형성한다.

참고로, 상기 금속배선(170)은 실시예에 따른 커패시터의 전극으로 기능될 수 있다.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

도 1은 일반적인 MIM(Metal Insulator Metal) 커패시터의 구조를 도시한 측단면도.

도 2는 실시예에 따른 하부 금속층이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도.

도 3은 실시예에 따른 제2 층간절연층이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도.

도 4는 실시예에 따른 캡핑 금속층이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도.

도 5는 실시예에 따른 상부 금속층이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도.

도 6은 실시예에 따른 금속배선이 형성된 후의 커패시터 구조를 개략적으로 도시한 측단면도.

Claims

반도체 기판의 일부 위에 금속 연결층을 형성하는 단계;

상기 금속 연결층을 포함한 상기 반도체 기판 위에 제2 층간절연층을 형성하고, 상기 금속 연결층과 연결되는 다수의 제1 비아를 상기 제2 층간절연층 상에 형성하는 단계;

다수개로 형성되어 서로 이격되고, 상기 제1 비아와 각각 연결되는 하부 금속층을 상기 제2 층간절연층 위에 형성하는 단계; 및

적어도 하나 이상의 상기 하부 금속층을 노출시키는 절연층을 상기 하부 금속층을 포함한 상기 제2 층간절연층 위에 형성하고, 상기 절연층 위에 상부 금속층을 형성하는 단계를 포함하는 커패시터의 제조 방법.
제1항에 있어서,

상기 상부 금속층, 상기 노출된 하부 금속층을 포함한 상기 제2 층간절연층 위에 제3 층간절연층을 형성하는 단계; 및

상기 제3 층간절연층 상에 다수의 제2 비아를 형성하는 단계를 포함하고,

상기 제2 비아 중 적어도 어느 하나의 제2 비아는 상기 상부 금속층과 연결되고, 적어도 다른 하나의 제2 비아는 상기 노출된 하부 금속층과 연결되는 것을 특징으로 하는 커패시터의 제조 방법.
제2항에 있어서,

상기 제2 비아와 연결되는 금속배선을 상기 제3 층간절연층 위에 형성하는 단계를 더 포함하는 커패시터의 제조 방법.
제1항에 있어서, 상기 금속 연결층을 형성하는 단계는

상기 반도체 기판 위에 제1 층간절연층을 형성하는 단계; 및

상기 제1 층간절연층의 일부 위에 상기 금속 연결층을 형성하는 단계를 포함하는 커패시터의 제조 방법.
제1항에 있어서, 상기 하부 금속층을 형성하는 단계는

상기 하부 금속층 위에 캡핑 금속층을 형성하는 단계를 더 포함하는 커패시터의 제조 방법.
반도체 기판의 일부 위에 형성된 금속 연결층;

상기 금속 연결층을 포함한 상기 반도체 기판 위에 형성된 제2 층간절연층;

상기 금속 연결층과 연결되고, 상기 제2 층간절연층 상에 형성된 다수의 제1 비아;

다수개로 형성되어 서로 이격되고, 상기 제1 비아와 각각 연결되며, 상기 제2 층간절연층 위에 형성된 하부 금속층;

적어도 하나 이상의 상기 하부 금속층을 노출시키고, 상기 하부 금속층을 포 함한 상기 제2 층간절연층 위에 형성된 절연층; 및

상기 절연층 위에 형성된 상부 금속층을 포함하는 커패시터.
제6항에 있어서,

상기 상부 금속층, 상기 노출된 하부 금속층을 포함한 상기 제2 층간절연층 위에 형성된 제3 층간절연층; 및

상기 제3 층간절연층 상에 형성된 다수의 제2 비아를 포함하고,

상기 제2 비아 중 적어도 어느 하나의 제2 비아는 상기 상부 금속층과 연결되고, 적어도 다른 하나의 제2 비아는 상기 노출된 하부 금속층과 연결되는 것을 특징으로 하는 커패시터.
제7항에 있어서,

상기 제2 비아와 연결되고, 상기 제3 층간절연층 위에 형성된 금속배선을 포함하는 커패시터.
제6항에 있어서,

상기 반도체 기판 위에 형성된 제1 층간절연층을 포함하고,

상기 금속 연결층은 상기 제1 층간절연층의 일부 위에 형성된 것을 특징으로 하는 커패시터.
제6항에 있어서,

상기 하부 금속층 위에 형성된 캡핑 금속층을 더 포함하는 커패시터.