本発明の第1の実施例について述べる前に、本願の発明者等が行った試験について説明する。
第2層目の層間絶縁層がSOG膜を中間層に有する2種の半導体チップを作製した。一方の半導体チップは、図1(A)に示すように、図12(A)に示した従来のシールリング構造において第2層目の層間絶縁層5をSOG膜を含む層間絶縁層に置き換えたものである。チップ周縁部dに第2層目の配線層のみでシールリングが形成されている。
もう一方の半導体チップは、チップ周縁部dに第1層目と第2層目の配線層でシールリングが形成されたものであり、図12(B)に示した半導体チップと同等のものである。なお、図1(B)に示すシールリング断面構造は、図12(B)に示すシールリング断面構造とほぼ等しいので、以下図1(B)を参照する。
それぞれの半導体チップをQFP(Quad Inline FlatPackage)タイプのパッケージに樹脂封止し、温度サイクル試験にかけ、第2層目の層間絶縁層I2でのクラック発生状態を観察した。なお、作製した半導体チップは、一辺8.5mmの正方形状を有するものであった。
チップをまず−65℃の低温状態で30分保持した後、5分間室温に戻し、次に150℃の高温状態で30分保持し、再び5分間室温に戻す一連の過程を1サイクルとして、温度サイクルを500回繰り返した。
図1(B)に示すように、第1層目の配線層と第2層目の配線層でシールリングを形成した半導体チップでは、49個中37個のチップで、第2層目の層間絶縁層I2中にクラックの発生が確認された。これらのクラックは、SOG膜6とプラズマCVDによるCVD絶縁膜5又は7との界面から発生し、SOG膜6内にクラックが伸びていた。両者の膜の密着性が悪いことに起因していると思われる。
留意すべきことは、これらのクラックの起点が、いずれもチップコーナから半径約2mmの円内のチップコーナ近傍に集中していたことである。熱サイクル試験において、チップコーナ部に発生する応力が大きい為と考えられる。
一方、図1(A)に示す上層配線層(第2層目の配線層)のみでシールリングを形成した半導体チップでは、49個のチップ中いずれにもクラックの発生は発見されなかった。このチップでは、第1層目の配線層でシールリングを形成しないので、チップ周縁部dに、SOG原料を塗布する際の流れの堰となるものがなく、予備領域c上にSOG膜が厚く溜まることがない。よって、エッチバック工程後のチップ周縁部dから予備領域cにかけての第2層目の層間絶縁層I2の中にクラック発生の要因となるSOG膜の残留が殆どないためと考えられる。
ただし、図1(A)に示すように、このシールリングを有するチップにおいても、ウェハ上でのチップの位置によっては、SOG膜原料を塗布する際の液流れがチップ端部からチップの内側に向けられることがある。この場合は、第1層目の配線層で形成するボンディングパッド用の配線パターン4aが流れの堰となり、その上流側に厚いSOG膜を形成してしまい、エッチバック後も予備領域c上の第2層目の層間絶縁層I2中にSOG膜が残留してしまうことがある。しかし、このようなSOG膜の残留がチップコーナ近傍にあっても、図1R>1(A)に示すチップでは、上述したように、クラックの発生は起こっていなかった。
これは、ボンディングパッドは離散的なパターンであるため広域にSOG膜が残留せず、ボンディングパッド用の配線パターン4aに隣接する部分のみにSOG膜が残留する為であろう。又、同じ予備領域cでも、よりチップの内側にあり、SOG膜にかかる応力が幾分小さい為であろう。さらに、ボンディングパッド形成領域bが隣接する素子形成領域には、複数の配線パターンが密に形成されており、この配線パターン等による凹凸の存在により、SOG膜とプラズマCVD法によって形成した絶縁膜の実質的な接触面積が増し、剥離しにくい状態にある為と考えられる。
なお、定量的な把握は行っていないが、従来から指摘されているように、第2層目の配線層のみでシールリングを形成した図1(A)に示すシールリング構造を有する半導体チップでは、製造工程中に第1層目の配線層の剥離が発生することもあったが、第1層目の配線層、第2層目の配線層の両方でシールリングを形成した図1(B)に示すシールリング構造の半導体チップではこの剥離は発生しなかった。
これらの試験結果から、チップコーナ近傍において、予備領域cに広域にSOG膜が残留しており、しかもチップ周縁部dに近い側に特に厚くSOGが残る場合には、高い頻度でクラックが発生すると推察できる。
以上の試験結果を鑑みて提案された本発明の第1の実施例について図1(A)〜図5(E2)を参照して以下に説明する。図1(C)に示すように、第1の実施例で用いる半導体チップは、四角形の平面形状を有し、そのチップ表面は、機能素子やボンディングパッド等が形成される内部領域I、内部領域Iの周囲に帯状に設けられ何の配線パターンも形成されない予備領域c、さらに予備領域cを囲むチップ周縁部d、およびチップ周縁部dの外周のスクライブ領域Sに分けられる。
以下、第1の実施例では、4つのそれぞれのチップコーナ(四角形の各頂点)を中心とした半径rの1/4円内のチップ周縁部dをチップ端角領域Ccと呼び、それ以外のチップ周縁部dをチップ端辺央領域Ecと呼ぶ。
第1の実施例の半導体チップは、従来のようにチップ周縁部dの全域に単一のシールリング構造を有するものではなく、チップ端角領域Ccには、図1(A)に示すシールリング構造を有し、チップ端辺央領域Ecには、図1(B)に示すシールリング構造を有する。
チップ表面上のシールリングの平面パターンを図2に示す。なお理解の便宜の為、チップ周縁部dをやや大きめに図示している。図に示すように、上層配線層(第2層目の配線層)によるシールリング8bは、予備領域cを囲む全周囲のチップ周縁部dに環(ループ)状に形成するが、下層配線層(第1層目の配線層)によるシールリング4bは、図1(C)におけるチップ端角領域Ccに相当するチップコーナ領域を除くチップ周縁部dのみに形成する。
第1の実施例において、図1(A)は、図1R>1(C)に示す一点鎖線A−A’におけるチップの断面図に相当する。即ち、チップ端角領域Ccを含むチップの、ボンディングパッド形成領域bからスクライブ領域Sにかけての部分断面図である。また、図1(B)は、図1(C)に示す一点鎖線B−B’におけるチップの断面に相当する。即ち、チップ端辺央領域Ecを含むチップの、ボンディングパッド形成領域bからスクライブ領域Sにかけての部分断面図である。
チップ端角領域Ccには、図1(A)に示すように、2層の配線層のうち上層の配線層のみでシールリング8bを形成することにより、チップ端角領域Ccの予備領域cにSOG膜が広く残留することを防止している。この為、クラック発生を効果的に抑制できる。
一方、図1(B)に示すように、チップ端辺央領域Ecには、下層配線層でもシールリング4bを形成することにより、下層配線層が層間絶縁層の外縁の段差部に部分的に残留して工程途中で剥離するという問題を避けることができる。なお、チップ端辺央領域Ecから予備領域cにかけて広域にSOG膜6が残留し得るが、上述の試験結果から推察されるように、チップ端辺央領域Ecでは、チップコーナ近傍ほど発生する応力が大きくない為、SOG膜6にクラックが発生する心配は少ない。さらに、シールリング4bは、コーナ部分で切り欠かれており、閉じたループ状のシールリングと較べれば、SOGを堰止める作用が少ないであろう。
以下に、第1の実施例の半導体装置の製造方法について図3(A)〜図5(E2)を参照しながら説明する。図3(A)、図3(B)を用いて、第1層目の配線層を半導体基板表面に形成するまでの工程について説明する。
チップの内側の素子形成領域には、トランジスタ等の機能デバイスを形成する。形成するデバイスの種類は特に限定されない。シールリング構造の作製は、素子形成領域上へのデバイス作製と同時に進行する。例えば素子形成領域にトランジスタを形成する場合を例にとって説明する。
チップ内側の素子形成領域の半導体基板表面に活性領域を画定する為にSiNx 膜のマスクを用いた基板表面の熱酸化により、フィールド酸化膜を形成する。同時に、図3(A)に示すように、ボンディングパッド形成領域bからチップ周縁部dに至る領域にも、半導体基板1の表面層にフィールド酸化膜2の層を形成する。なお、スクライブ領域Sでは半導体基板1の表面を露出させる為、フィールド酸化膜2を形成する領域は、チップ周縁部dの途中までとする。
チップ内側の素子形成領域に、通常用いられている方法に従いトランジスタのゲート電極、ソース/ドレイン領域等を形成する。続いてこれらのトランジスタ等を覆うように基板全面に第1層目の層間絶縁膜3を形成する。同時に図3(A)に示すように、ボンディングパッド形成領域bからスクライブ領域Sに至る領域にも、第1層目の層間絶縁膜3が形成される。この層間絶縁膜3は、例えば減圧CVDで膜厚約700nmのBPSG(ボロンフォスフォシリケートガラス)膜を形成し、この後約1000℃でBPSG膜をリフローすることで得られる。
素子形成領域では、ソース/ドレイン領域からの引出し線を形成する為、層間絶縁膜3にビアホールを開ける。これと同時に、図3(B)に示すようにフィールド酸化膜2の端面より少し外側に層間絶縁膜3の端面が形成されるように、チップ周縁部dからスクライブ領域Sに至る層間絶縁膜3をエッチング除去する。
なお、これらのエッチングは、レジストパターンをエッチングマスクにして行う。エッチング後、残ったレジストパターンを除去する。図3(B)に示すように、基板表面上に第1層目の配線層4を形成する。チップのボンディングパッド形成領域bからスクライブ領域Sに至る領域にも層間絶縁膜3を覆う配線層4が形成される。この配線層4としては、例えばスパッタリング法を用いて、下層より、Ti、TiON、Al−Si−Cu合金およびTiNの膜をこの順に積層する。各層の膜厚は、例えば下層のTi膜から順番に20nm、100nm、400nm、40nmとする。
以後の工程は、図4(C1)〜図5(E2)を参照しながら説明する。なお、図4(C1)、図4R>4(D1)、図5(E1)が図1(C)に示す切断線B−B’での断面、即ちチップ端辺央領域Ecを含むチップの部分断面図に相当する。図4(C2)、図4(D2)、図5(E2)が、図1(C)に示す切断線A−A’での断面、即ちチップコーナにおけるチップ端角領域Ccを含むチップの部分断面図に相当する。
図4(C1)に示すように、フォトリソグラフィ工程を用い、配線層4のエッチングを行う。なお、配線層4のエッチングは、ハロゲン系ガスを用いたドライエッチングにより行う。
素子形成領域には、必要な配線パターンが形成され、図4(C1)に示すように、ボンディングパッド形成領域bにはボンディングパッド用配線パターン4a、チップ端辺央領域Ecには、シールリング4bが形成される。シールリング4bは、第1層目の層間絶縁膜3の外縁部分、即ち層間絶縁膜3の端部の上面と側端面および側端面に連続する半導体基板1の一部表面を被覆する。
図1(A)に示すシールリング構造のように、この第1層間絶縁膜3の端面にシールリングを形成しない場合は、この端部の段差に、配線層の部分的なエッチング残りが生じ、工程途中でこのエッチング残りが剥離し、素子形成領域に浮遊し、ショートを発生させることがある。しかし、図4(C1)に示すように、段差部分に積極的に形成したシールリング4bは、ある程度の幅を有するダミー配線パターンであり、部分的なエッチング残りとは異なり工程途中に剥離することはない。
一方、チップコーナにおけるチップ端角領域Ccには、図4(C2)に示すように、ボンディングパッド用配線パターン4aは形成するが、シールリングは形成しない。よって、この領域では、配線層の部分的なエッチング残りが発生する場合もある。しかし、チップ基板上の全チップ周縁部dからみれば一部の領域に過ぎず、チップ全体としては、配線層のエッチング残りの発生が抑制される。
図4(D1)および図4(D2)に示すように、基板全面に例えばプラズマCVD法を用いて、膜厚約500nmのSiO2 膜(絶縁膜)5を形成する。さらに、SiO2 膜5上にSOG膜6を形成する。SOG膜6は、液原料を基板上にスピン塗布し、この後約400℃の温度でキュアして形成する。この時、SiO2膜5表面の凹部を除く平坦な面上に約500nmのSOG膜が形成できるようにする。
SOG膜6は、配線パターンによって基板表面にできた凹凸を平坦化する。回転塗布されたSOG原料は、基板上の凹部を埋める。チップ端辺央領域Ec周辺では、予備領域cがボンディングパッド用配線パターン4aとシールリング4bの電極に挟まれた凹部となるので、この予備領域cにSOG原料が溜まる。SOG原料を塗布する際の液流れ方向がチップの内部から外部方向に向いている場合は、図4(D1)に示すように、チップ端辺央領域Ec内のシールリング4bによりできた基板上の凸部がSOG原料の流れの堰となる為、シールリング4bの内側にSOG原料が特に溜まり易い。
一方、チップコーナにおけるチップ端角領域Ccにも、図4(D2)に示すように、SiO2 膜5上にSOG膜6が形成される。チップ端角領域Ccにはシールリングが形成されていないので、同様なSOG膜の塗布条件において、SOG原料の流れを堰止めるものはなく、比較的均一な膜厚のSOG膜6の層が予備領域c上に形成される。
図5(E1)、図5(E2)を参照して、後続の工程について説明する。CF4 とCHF3 の混合ガスを主体としたエッチングガスを用い、SOG膜6とSiO2 膜5の積層を双方の膜のエッチング速度がほぼ同一になる条件で表面より約500nmの深さエッチバックする。エッチバックにより、SiO2膜5の表面のうち凹部でない平坦な部分が露出する。
エッチバック後も、素子形成領域内の配線パターンによりできた凹部には、SOG膜が残留する。図5(E1)に示すように、チップ端辺央領域Ec近傍の予備領域cは、配線パターン4aとシールリング4bに両側を挟まれているため、凹部領域となっており、エッチバック後も予備領域cにはSOG膜が残留する。
一方、図5(E2)に示すように、チップ端角領域Cc近傍では、チップ端角領域Ccにシールリング4bが形成されていないので、予備領域c上のSOG膜の膜厚はチップ端辺央領域Ec近傍の予備領域上のSOG膜ほど厚くない。配線パターン4aによる段差部分、及び第1層目の層間絶縁層3の端部の段差部分以外では、予備領域c上のSOG膜がほぼ除去される。
エッチバックにより得られた基板表面上にプラズマCVD法を用いてSiO2膜7を膜厚約500nm形成する。こうしてSiO2 膜5、中間層として部分的に残るSOG膜6およびSiO2 膜7の積層膜よりなる第2層目の層間絶縁層I2が得られる。
素子形成領域の第2層目の層間絶縁層I2に、ビアホールを形成するのと同時に層間絶縁膜3の端面より内側に第2層目の層間絶縁層I2の端面ができるように、チップ周縁部d内の外周側の領域およびスクライブ領域Sの第2層目の層間絶縁層I2をエッチング除去する。
この後の工程は、図1(A)、および図1(B)に示したチップの断面図を参照しながら説明する。基板全面に、例えば、スパッタリング法を用いて、下層よりTi膜を膜厚約10nm、Al−Si−Cu合金を膜厚約1000nm、TiN膜を膜厚約40nmの順に連続的に積層して第2層目の配線層を形成する。
フォトリソグラフィを用いて、第2層目の配線層を選択的にエッチングし素子形成領域に必要な配線パターンを残すと同時に、ボンディングパッド形成領域bに配線パターン8aを形成する。チップ端角領域Ccおよびチップ端辺央領域Ecを含むチップ周縁部d全周にわたってシールリング8bを残す。
チップ端角領域Ccでは、図1(A)に示すように、第2層目の層間絶縁層I2の上面の端部近傍領域から層間絶縁膜3の側端面に連続する半導体基板1の一部表面までを覆うシールリング8bが形成される。
チップ端辺央領域Ecでは、図1(B)に示すように、第2層目の層間絶縁層I2の上面の端面近傍領域からシールリング4bの端面に連続する半導体基板1の一部表面までを覆うシールリング8bが形成される。
さらに、図1(A)および図1(B)に示すように、基板全面にプラズマCVD法による厚さ約150nmのSiOx 膜と厚さ約1000nmのSiNx 膜からなるパッシベーション膜9を形成する。スクライブ領域Sの基板表面1を露出させる為、スクライブ領域Sのパッシベーション膜9をエッチングする。
以上の工程の後、半導体基板をダイシングソーを用いてスクライブし、個々のチップに分離する。各半導体チップを、リードフレームにダイ・ボンディングした後、ボンディングパッドとリードフレームのリード端子を接続するワイヤボンディングを行う。この後、樹脂封止を行う。成形、捺印の工程を経て、樹脂封止型の半導体装置を完成する。
第1の実施例では、熱サイクル試験等で応力が発生し易いチップ端角領域Ccには、第1層目の配線層によるシールリングをなくし、チップ端角領域Ccから予備領域cにかけてSOG膜の残留がほとんどないシールリング構造を形成し、SOG膜に起因するクラックの発生を効果的に抑制する。
又、チップ端辺央領域Ecには、第1層目の配線層によるシールリング4bを形成し、これで第1層目の層間絶縁膜3の端部の段差を覆う。このシールリング4bは、図1(A)に示すシールリング構造を形成する際に問題となる段差部での幅の細い配線層のエッチング残りよりも広い面積を有するので、製造工程途中での剥がれの問題が発生しない。
上述の第1の実施例では、2層の配線層を有する半導体装置について説明したが、さらに、配線層の数が増えた場合でも同様な方法を用いることにより、同様な効果を得ることができる。
さらに多層の配線層を有する半導体チップについての第2の実施例について図6(A)、図6(B)を用いて説明する。図6(A)は、チップ端角領域Ccを含むチップの部分断面図、図6(B)は、チップ端辺央領域Ecを含むチップの部分断面図である。
図6(A)、図6(B)に示すように、この第2の実施例の半導体装置は、先の第1の実施例の半導体装置と異なり、配線層と層間絶縁層をそれぞれ4層ずつ有している。第2層目と第3層目の層間絶縁層I2、I3は、先の第1の実施例に示した第2層目の層間絶縁層I2と同様に、中間層としてSOG膜を有するものであり、第1層目と第4層目の層間絶縁層3、25は中間層としてSOG膜を有さない単一層である。
フィールド酸化膜2、第1層目の層間絶縁膜3、第1層目の配線層によるシールリング4b及び第2層目の層間絶縁層I2の作製条件と作製パターンは、先の第1の実施例と同様である。第1層目の層間絶縁膜3および第2層目の層間絶縁層I2は、チップ周縁部dに外縁を有するように形成する。第1層目の配線層によるシールリング4bは、チップ端角領域Ccを除くチップ端辺央領域Ecのみに形成する。
第2層目の配線層も、先の第1の実施例の第2層目の配線層の作製条件と同様な条件で基板上に形成するが、先の第1の実施例のシールリング8bとは異なり、チップ端角領域Ccを除くチップ端辺央領域Ecのみにシールリング8bを形成する。
シールリング8bが形成された基板表面に、先の第1の実施例の第2層目の層間絶縁層I2と同様な作製条件で、CVD絶縁層22とSOG膜23を形成し、さらにエッチバックを行う。エッチバックされた表面全面にCVD絶縁膜24を形成する。
図6(A)に示すように、チップ端角領域Ccには、SOG膜の原料を塗布する際、液流れの堰となるシールリングが存在しないので、SOG液が厚く溜まらない。よって、エッチバック工程により、予備領域c上のSOG膜23は、ほぼエッチング除去でき、予備領域c上の第3層目の層間絶縁層I3中に、ほとんどSOG膜23の残留がない。
一方、図6(B)に示すように、チップ端辺央領域Ec近傍では、シールリング8bの存在に起因して、SOG膜が予備領域cに広域に厚く形成される為、第3層目の層間絶縁層I3には、中間層としてSOG膜23が残留する。
第3層目の層間絶縁層I3の外周端部をエッチングし、外縁をチップ周縁部d上に形成する。第3層目の層間絶縁層I3の上面を含む基板全面に、第2層目の配線層の作製条件と同様な条件を用いて、第3層目の配線層を形成する。その後第3層目の配線層で、シールリング20を形成する。シールリング20は、チップ端角領域Ccおよびチップ端辺央領域Ecの両方、即ちチップ表面の予備領域cを囲む全周囲のチップ周縁部dに環状に形成する。
さらに、基板全面にプラズマCVD法により約500nmのSiO2膜による第4層目の層間絶縁膜25を形成する。膜の外周端部をエッチングし、チップ周縁部d上に外縁を形成する。第4層目の層間絶縁膜25は単一層であり、中間層としてSOG膜を含んでいないので、シールリング20に起因するSOG膜の残留の問題は発生しない。
第4層目の配線層を先の第1の実施例の第2層目の配線層と同様な作製条件で基板表面上に形成し、これをエッチングして、シールリング21を形成する。シールリング21は、シールリング20と同様に、チップ端角領域Ccおよびチップ端辺央領域Ecの両方、即ちチップ表面の予備領域cを囲む全周囲のチップ周縁部dに環状に形成する。
先の第1の実施例と同様な条件で基板表面を覆うパッシベーション膜9を形成する。その後の工程は、先の第1の実施例と同様な条件で行う。チップ端角領域Cc近傍の予備領域cには、第2層目、第3層目の層間絶縁層I2、I3にSOG膜の広域の残留がほとんどないので、クラックの発生が抑制される。チップ端辺央領域Ecには、各層間絶縁層の端部の段差を被覆するシールリングパターンを形成することにより、段差部での配線層のエッチング残りの発生を抑制できる。
このように、中間層としてSOG膜を含む層間絶縁層を複数形成する場合、チップ端角領域Ccにおいては、SOG膜の原料塗布時に原料液の流れに対し堰を作らぬ為に、これらの層間絶縁層より下層配線層でシールリングを形成しないことが好ましい。即ちチップ端角領域Ccにおいては、中間層にSOG膜を含む最も上層の層間絶縁層より下層にある配線層ではシールリングを形成しないことが好ましい。
一方、チップ端辺央領域Ecでは、端部の段差を覆うシールリングを第1層目から第4層目の各配線層で形成し、段差に配線層のエッチング残りを発生させないようにするのが好ましい。
第1の実施例の半導体チップは、1つのチップ上に2種のシールリング構造を形成しているが、この構造はチップ周縁部dの配線層のマスクパターンを部分的に変更するだけでよく、製造工程に負担をかけることもなく容易に形成できる。
なお、第1の実施例において、チップコーナを中心とした半径rの円内の領域とは、先に説明した発明者の行った熱サイクル試験において、図1(B)に示すシールリング構造を有する従来のチップで発生したクラックの起点が観察された領域とすることが好ましいだろう。
例えば、四角形のチップの一辺の長さが6〜12mmの場合、チップコーナから半径約2mmの円内のチップ端角領域Ccに、図1(A)に示すシールリング構造を形成することが好ましい。
次に、第3の実施例について説明する。図1R>1(A)や図6(A)に示すように、上層配線層のみでシールリングを形成する場合、チップ周縁部dの段差に下層配線層のエッチング残りが生じる場合があることについては既に指摘した通りである。
しかし、チップ周縁部dでの層間絶縁層の段差がそれ程高くない場合や、下層配線のエッチング時間を長くできる場合は、下層配線層のエッチング残りがほとんど生じない。このようなときは、下層配線層のエッチング残りの発生を抑制するために、第1および第2の実施例に示したように、チップ端辺央領域Ecに、図1R>1(B)や図6(B)に示すシールリング構造を形成する必要は必ずしもない。全チップ周縁部dに、予備領域cでSOGの残留が起こりにくい図1(A)や図6(A)に示すシールリング構造を形成すればよい。
また、予備領域cにSOG膜の残留がほとんどなく、層間絶縁層中のクラック発生を抑制できるシールリング構造は、図1(A)や図6(A)に示す構造に限られるものではない。以下に、全チップ周縁部dに第1の実施例のシールリング構造とは異なるシールリング構造を形成する実施例について説明する。
第3の実施例の半導体チップの製造方法について図7(A)〜図8(G)を参照して説明する。図面には、ボンディングパッド形成領域bからスクライブ領域Sにかけての半導体チップの部分断面図を示す。第1の実施例の場合と同様に、ボンディングパッド形成領域bより内側の素子形成領域には、MOSトランジスタ等の機能素子、および抵抗等が同時に形成されるものとする。なお、ここでは素子形成領域内のトランジスタ等の工程の説明は省略する。
図7(A)に示すように、既に説明した第1の実施例と同様な方法に従って、半導体基板1表面層にフィールド酸化膜2と第1層目の層間絶縁膜3を形成する。この第1層目の層間絶縁膜3は、例えば減圧CVD法を用いて、膜厚約700nmのBPSG膜を形成し、1000℃でリフローすることにより得られる。スクライブ領域Sの基板表面を露出させるため、フィールド酸化膜2はチップ周縁部dに端面を形成する。層間絶縁膜3はフィールド酸化膜2の端面よりやや外側に端面を形成する。
第1層目の層間絶縁膜3を覆うように、基板全面に第1層目の配線層を形成する。例えば、この配線層としては、スパッタリング法を用いて、下層より膜厚約20nmのTi、膜厚約100nmのTiON、膜厚約400nmのAl−Si−Cu合金、および膜厚約40nmのTiNをこの順に形成する。
第1層目の配線層を選択的にエッチングし、素子形成領域に必要な配線パターンを形成する。ボンディングパッド形成領域bには、ボンディングパッド用の配線パターン4aを形成する。なお、第1層目の配線層では、シールリングを形成しない。
図7(B)に示すように、基板上にプラズマCVD法を用いて膜厚約500nmのSiO2 からなるCVD絶縁膜5を形成する。CVD絶縁膜5上に、SOG膜6を形成する。SOG膜6は、基板表面上の凹部を埋め、基板表面を平坦化する。SOG膜6は、液原料をスピン塗布し、この後400℃の温度でキュアして形成される。この時、CVD絶縁膜5表面の凹部を除く平坦な面上に約500nmのSOG膜6が形成できるようにする。
SOG原料をスピン塗布する際、原料の液流れを堰とめるシールリングがチップ周縁部dには存在しない為、比較的均一な膜厚のSOG膜6の層が予備領域c上に形成される。なお、ボンディングパッド用の配線パターン4aの段差部、および第1層目の層間絶縁膜3の端部の段差にやや厚めのSOG膜が形成される。
図7(C)に示すように、第1の実施例と同様なエッチング条件を用いて、SOG膜6とCVD絶縁膜5の積層を双方の膜のエッチング速度がほぼ同一になる条件で表面より約500nmの深さエッチバックする。エッチバックにより得られた基板表面上にプラズマCVD法を用いてSiO2 膜よりなるCVD絶縁膜7を膜厚約500nm形成する。
エッチバック後の基板には、配線パターン4aによりできた段差部、および第1層目の層間絶縁膜3の端部によりできた段差にSOG膜6が残留するものの、予備領域c上のSOG膜6はほぼエッチング除去される。こうしてSiO2 膜5、中間層として部分的に残るSOG膜6およびCVD絶縁膜7の積層よりなる第2層目の層間絶縁層I2が得られる。
図7(D)に示すように、第2層目の層間絶縁層I2を選択的にエッチングし、素子形成領域上の必要な領域、およびボンディングパッド形成領域bの配線パターン4a上にビアホールを形成する。同時にチップ周縁部dに第2層目の層間絶縁層I2の端部を形成する。
図8(E)に示すように、基板上に第2層目の配線層を形成する。第2層目の配線層としては、例えば、スパッタリング法を用いて下層より膜厚約20nmのTi、膜厚約450nmのAl−Si−Cu合金、および膜厚約40nmのTiNをこの順に形成する。その後これを選択的にエッチングし、配線パターン4a上にボンディングパッド用の配線パターン8aを形成する。チップ周縁部dにシールリングは形成しない。
上述の第2層目の層間絶縁層I2と同様な条件を用いて、基板上にCVD絶縁膜22、SOG膜23およびCVD絶縁膜24よりなる第3層目の層間絶縁層I3を形成する。図に示すように、配線パターン8aの端部、およびチップ周縁部dの第2層目の層間絶縁層I2の端部によりできた段差部にSOG膜23が残留する。
図8(F)に示すように、第3層目の層間絶縁層I3を選択的にエッチングし、素子形成領域と配線パターン8a上にビアホールを形成する。同時に、チップ周縁部dに第3層目の層間絶縁層I3の端部を形成する。第2層目の層間絶縁層I2の端部が層間絶縁層I3で被覆されるようにする。
スパッタリング法を用いて、基板上に第3層目の配線層を形成する。第3層目の配線層として、例えば、下層より膜厚約20nmのTi、膜厚約1000nmのAl−Si−Cu合金、さらに膜厚約40nmのTiNをこの順に形成する。第3層目の配線層を選択的にエッチングし、配線パターン8a上にボンディングパッド用の配線パターン20aを形成する。同時にチップ周縁部dに、第3層目の配線層でシールリング20bを形成する。シールリング20bは、第3層目の層間絶縁層I3の端部の上面と側端面、及びこれに連続する基板表面の一部を覆う。なお、シールリング20bは、図中チップ周縁部dのSOG膜残留領域の上部を覆うように形成されることが好ましい。
図8(G)に示すように、基板全面にパッシベーション膜9を形成する。このパッシベーション膜9は、例えばプラズマCVD法による厚さ約150nmのSiOx 膜とその上の厚さ約1000nmのSiNx 膜からなる。パッシベーション膜9を選択的にエッチングし、スクライブ領域Sの半導体基板1表面を露出させるとともにボンディングパッド用の窓開けを行う。
上述した方法を用いて作製した半導体チップをQFPタイプのパッケージに樹脂封止し、温度サイクル試験にかけ、第2層目、第3層目の層間絶縁層I2、I3でのクラック発生状態を観察した。なお、作製工程中、チップ周縁部dで配線層のエッチング残りは発生していない。
作製した半導体チップは、一辺8.5mmの正方形、および縦10.4mm×横12.4mmの矩形の2種であり、サンプル個数は、それぞれ49個、44個であった。半導体チップをまず−65℃の低温状態で30分保持した後、5分間室温に戻し、次に150℃の高温状態で30分保持し、再び5分間室温に戻す一連の過程を1サイクルとして、温度サイクルを500回繰り返した。
全てのサンプルにおいて、第2層目、第3層目いずれの層間絶縁層中にもクラックは全く発生していなかった。第3の実施例においては、チップ端角領域Ccとチップ端辺央領域Ecの区別なく半導体チップの全周縁部dに、最上層配線層である第3層目の配線層のみでシールリングを形成している。第2層目、第3層目の層間絶縁層を形成する際にチップ周縁部dにシールリングが形成されていないので、予備領域c上にSOG膜の液原料が厚く溜まることがなく、エッチバック後もSOG膜の広域の残留がない。このように、予備領域c上にSOG膜の広域の残留が存在しないことがクラックを発生を抑制できた要因と考えられる。
第1、第2の実施例と異なり、SOG膜が残留している層間絶縁層の外周端部を全部エッチング除去しない為、SOG膜が端部に残留している。しかし、上述の温度サイクル試験結果が示すように、チップ周縁部dに残ったSOG膜がクラックを発生させることもなかった。SOG膜が残留している第2層目と第3層目の層間絶縁層I2、I3の端部の段差を覆うように形成されたシールリング20bが、SOG膜とそれを挟む上下のCVD絶縁膜との間の応力を緩和する為と考えられる。
第3の実施例では、3層の配線層と3層の層間絶縁層を有し、第2層目と第3層目の層間絶縁層がSOG膜を中間層として有する場合を説明したが、第1の実施例のように、2層の配線層と2層の層間絶縁層を有し、第2層目の層間絶縁層のみがSOG膜を有する場合は、第2層目の配線層のみでチップの全周縁部にシールリングを形成すれば、同様な効果を得ることができる。
また、配線層の数がさらに増える場合は、最も上層のSOG膜を有する層間絶縁層より上にある配線層のみでシールリングを形成すればよい。なお、層間絶縁層の端部のSOG膜が残留している領域上を覆うようにシールリングを形成することが好ましい。
第1の実施例、第2の実施例においても共通することであるが、第3の実施例の半導体チップの製造方法においては、第2層目、第3層目の層間絶縁層I2、I3のそれぞれにビアホールを形成する際、同時にSOG膜が残留する層間絶縁層の外周縁をエッチング除去している。このような外周縁のエッチングは、チップ周縁部dにおけるSOG膜の残留領域の幅を狭める効果がある。また、シールリング形成領域の幅を狭くでき、チップサイズを小さくすることもできる。
第4の実施例について説明する。チップの全周縁部dに上層の配線層のみでシールリングを形成する構成は、第3の実施例の半導体チップの構成と共通するが、チップ周縁部dにおける層間絶縁層の端面形状が第3の実施例の場合と異なる。以下、この半導体チップの製造方法について図9(A)〜図10(E)を参照して説明する。図面には、ボンディングパッド形成領域bからスクライブ領域Sにかけての半導体チップの部分断面図を示す。第3の実施例の製造工程と共通する部分については、説明を簡略化する。
図9(A)に示すように、半導体基板1表面にフィールド酸化膜2、その上に第1層目の層間絶縁膜3、さらに第1層目の層間絶縁膜3上にボンディングパッド用配線パターン4a、さらにこれらの基板表面上にCVD絶縁膜5、SOG膜6、およびCVD絶縁膜7よりなる第2層目の層間絶縁層I2を形成する。ここまでは、先の第3の実施例の方法と同様な条件を用いて形成すればよい。
第3の実施例の場合と同様に、チップ周縁部dにシールリングが形成されていない。SOG膜の原料を回転塗布する際に、液流れの堰となるシールリングがチップ周縁部dに形成されていないので、エッチバック工程後の予備領域c上にはSOG膜の広域残留がない。
図9(B)に示すように、第2層目の層間絶縁層I2を選択的にエッチングし、素子形成領域上、およびボンディングパッド用配線パターン4a上に必要なビアホールを形成する。同時に、第1層目の層間絶縁膜3上に第2層目の層間絶縁層I2の端部を形成する。この時、ビアホールが開口できた時点、即ちビアホールの底面に第1層目の配線層が露出した時点で、第2層目の層間絶縁層I2のエッチングを終了する。図に示すように、第1層目の層間絶縁膜3の端部によりできた段差部には第2層目の層間絶縁層I2が厚く形成されるため、エッチング後、その一部であるSOG膜6aとCVD絶縁膜5aがエッチングされずに残る。
図9(C)に示すように、第3の実施例と同様な条件で、基板上に第2層目の配線層を形成する。第2層目の配線層を選択的にエッチングし、配線パターン4a上にボンディングパッド用配線パターン8aを形成する。第2層目の配線層によっては、シールリングを形成しない。さらに、CVD絶縁膜22、SOG膜23、およびCVD絶縁膜24からなる第3層目の層間絶縁層I3を形成する。第2層目の層間絶縁層I2の端部の段差には、SOG膜23が厚く残留するが、予備領域cには、SOG膜の残留がほとんどない。
図10(D)に示すように、第3層目の層間絶縁層I3を選択的にエッチングし、配線パターン8a上にビアホールを形成する。素子領域内にも必要なビアホールを形成する。同時に第2層目の層間絶縁層I2上に第3層目の層間絶縁層I3の端面を形成する。先と同様に、ビアホールが開口できた時点で第3層目の層間絶縁層I3のエッチングを終了する。第2層目の層間絶縁層I2の端部にできた段差にSOG膜23aとCVD絶縁膜22aが残留する。
図10(E)に示すように、第3の実施例と同様な条件で、最上層の配線層である第3層目の配線層を形成する。第3層目の配線層を選択的にエッチングし、必要な配線パターンを形成する。ボンディングパッド形成領域bには、ボンディングパッド用配線パターン20aを形成する。同時に、チップ周縁部dにシールリング20bを形成する。シールリング20bは、チップ周縁部dにできた第1層目から第3層目の層間絶縁層によりできた積層の端面を連続的に覆うように形成する。なお、第3の実施例と同様に、シールリング20bは、チップ周縁部dにおけるSOG膜の残留領域の上部を覆うように形成することが好ましい。
基板全面にパッシベーション膜9が形成される。パッシベーション膜9を選択的にエッチングし、スクライブ領域Sの半導体基板1の表面を露出させる。また、ボンディングパッドの窓開けを行う。この後の工程は、第1の実施例の場合と同様に行えばよい。
第4の実施例の場合も、予備領域c上に広域のSOG膜が残留しないので層間絶縁層中でのクラック発生が抑制される。また、第3の実施例と同様に、シールリング20bはチップ周縁部dの積層の端部の段差を連続的に覆うとともに、SOG膜残留領域の上部を覆うように形成されており、SOG膜とCVD絶縁膜との間の応力を緩和する効果が期待できる。
第1〜第4の実施例に説明したように、チップ周縁部dに上層配線層のみでシールリングを形成すれば、予備領域c上における層間絶縁層中のSOG膜残留を少なくすることができ、ここでのクラック発生を抑制できる。
なお、第3、第4の実施例に示したように、チップ全周縁部dに、このシールリング構造を形成すれば、より確実にクラック発生を抑制できる。また、第3、第4の実施例に説明したように、チップ周縁部dの層間絶縁層にSOG膜が一部残留していても、層間絶縁層にビアホールを形成する際、同時にチップ周縁部dの層間絶縁層の外縁を一部エッチング除去し、残留SOG膜の量を減らすとともに、SOG膜が残留する領域の上部、および層間絶縁層の端部の側端面を被覆するようにシールリングを形成すれば、チップ周縁部dに残留するSOG膜に起因するクラックの発生も抑制できる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
1・・・半導体基板、2・・・フィールド酸化膜、3、25・・・層間絶縁膜、4・・・配線層、5、7、22、24・・・CVD絶縁膜、6、23・・・SOG膜、4a、8a、20a・・・配線パターン、4b、8b、20b、・・・シールリング、9・・・パッシベーション膜。