JPS587854A - 相補型ｍｉｓ回路装置及びそれを有する半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は相補１１Ｍｌ８回路装置及びそれを有する半導
体集積回路装置に関する０ 相補１１１Ｍｌ８回路装置を有する半導体集積回路装置
として、従来、以下述べる構成を有するものが提案され
ている◎ 即ち第１図及び第２図に示す如く１例えばＮ量の半導体
基板１を有する。

半導体基板１は、その外局部より内側に向ってｌｌ１次
配列配る。外部接続部形成領域２と、入出力回路形成Ｉ
Ｉ竣３と、主回路形成領域４とを具備する。

而して外部接続部形成領域２を用いて外部に連続される
外部接続用導電性バッドＸの複数の順次の配列を構成し
ている。

又入出カー路形成領域３は、素子形成領域ム１及びム２
を有する相補＠ＭＩ＆＠路形成領櫨Ｆの複数の順次の配
何をバッドＸの複数の順次の配列に対応して具備し、而
してその各領域Ｆｊ）用いて例えばＮチャンネル型のＭ
Ｉ８屯界効果トランジスタＭ１とＰチャンネル型のＭＩ
８電界効果トランジスタＭ２とを含む相補＠ｂＨ８回路
装置Ｕが入力１ｉ１１ｗＩ装置又は出力回路装置として
構成され、その入力線又は出力線が図示せ領域３の領域
Ｐに構成せる相補＠ＭＩＳ回路装置Ｕの入力線又は出力
線に接続せる半導体回路装置ｌｌ（図示せず）が構成さ
れている。

入出力回路形成領域３に於ける相補ＩＭＩＢＵ路形成領
械ｙを用いて構成されている相補屋ＭＩ８回路装置Ｕが
含むＮチャンネル型のＭＩ８電昇効果トランジスタＭ１
は、第３図と共に参照して明らかな如く、領域Ｆが有す
る索子形成領域Ａ１内にその主面側より形成されたＰ型
の半導体領域１１と、その半導体領域１１内にその主面
側より形成されたソース領域及びドレイン領域としての
Ｎ＠の半導体領域１２及び１３と、半導体領域１１の主
面の半導体領域１２及び１３間のチャンネル領域として
の領域上に形成されたゲート用絶縁層としての絶縁層１
４と、その絶縁層１４上に形成されたゲート電極として
の導電性層１５とを含んで、領域ム１を用いて構成され
ている。

又相補型Ｍ　Ｉ　８回路装置Ｕが含むＰチャンネ羨瀧の
ＭＩＳ電界効果トランジスタＭ２は、領域Ｐが有する素
子形成領域ム舗にその主面側より形成されたソース領域
及びドレイン領域としてのＰａＩの半導体領域１６及び
１７と、領域ム２の主面の半導体領域１６及び１７間の
チャンネル領域としての領竣上に形成されたゲート用絶
縁層としての絶縁層１８と、その絶縁層１８上に形成さ
れたゲート・電極としての導電性層１９とを含んで、領
域Ａ２を用いて構成されている。

而してＮチャンネル型のＭＩ８％界効果トランジスタＭ
１を構成せる半導体領縁１６とＰチャンネル型のＭＩＤ
電界効果トランジスタＭ２を構成せる半導体領域１７と
が導電性層２０にて互に連結されて出力線０に導出され
、トランジスタＭ２を構成せる半導体領域１６が電源線
ＶＤに接続され、トランジスタＭ１を構成せる半導体領
域１２が電源線ＶＤと対をなす電源線■Ｓに接続され、
トランジスタＭ１を構成せる導電性層１５とトランジス
タＭ２を構成せる導電性層１９とが導電性層２１にて連
結されて入力線工に導出され、依って相補型ＭＩ８＠路
装置Ｕが、第４図に示す如くＮチャンネル型のＭＩ８ｇ
界効果トランジスタＭ１と゛Ｎチャンネル型の電界効果
トランジスタＭ２とがそれ等のドレインをして互に！Ｉ
絖して直列に接続され、そのＰチャンネル型のトランジ
スタＭ２のソースが電源線ＶＤＥ、Ｎチャンネル屋のト
ランジス７Ｍ１のソースが電源線■８に接続され、而し
て両ト２ンジスタＭ１及びＭ２のゲートが互＃ｃＩＩ絖
されて入力線ｌく１両トランジスタＭ１及びＭ２のドレ
インの接続中点が出力端Ｏに導出され、入力線Ｉに、２
値表示で「１」（電源線ＶＤに与えられる電位■。と略
々等しい真電位で意味づけられている）及びｒＯ」（電
源線ＶＤに与えられている電位■、と略々等しい低電位
て意味づけられている）をとる論理入力が「１」で与え
られ゛た場合、トランジスタＭ１及びＭ２が夫々オン及
びオフして、出力＠Ｏ＆ｃ鍮喜 聰出力が「０」をとって得られ、入力ｌｓｌに論理入力
が「０」で与えられた場合、トランジスタＭ１及びＭ２
が夫々オフ及びオンして出力線ム ０に論層出力が「１」をとって得られる様になされてな
るインパール回路構成を有する・以上が従来提案されて
いる相補ＪＩＭＩ８＠路俟置を有す装半導体集積回路装
置の構成であるが、斯る構成によれば、半導体基板１が
具備する外部接続部形成領ｗ１２、入出力回路形成領域
６及び主回路形成領域４が、それ等の順に半導体基板１
の外周部より内側に向って順次配列されているので、外
部接続部形成領績２に構成せるバッドＸの数、及び入出
力回路形成領域５が具備する相補ｆｆｉＭＩ８１ｇｌ路
形成領域Ｆの数従ってそれに構成せる相補型ＭＩ８Ｑ路
装置Ｕの数が多くても、これに全体が複雑化することな
しに応じ得るという特徴を有するものである。

然し乍ら、従来の半導体集積回路ａ置の構成の場合、入
出力回路形成領域３が具備する相補＠ＮＩＳ回路形成領
域Ｆに大なる面積を要するものであった。その理由は次
の通りである。

即ち、相補型ＭＩ８回路形成領域Ｆに於ては、Ｎチャン
ネル型のＭＩＳ）ランジスタＭ１を構成せる索子形成領
域Ａ１とＰチャンネル型のＭＩ８）ランジスタＭ２を構
成せる一子形成領域Ａ１とが近接している場合、＃！５
図６ζ示す如（、Ｐチャンネル型のＭＩ８）ランジスタ
Ｍ２を構成せる半導体領域１６とＮチャンネル型のＭＩ
＆）ツンジスタＭ１を構成せる半導体領域１１との間に
於ける領域１６をエミッタ、半導体基板１をベース、領
域１１をコレクタとせる寄生横型のＰＮＰ型バイポーラ
トランジスタＱ２１と、領域１７と領域１１との間に於
ける領ｊ１１！１７をエイツタ、半導体基板１をベース
。

領域１１をコレクタとせる寄生横型のＰＮＰ型バイポー
ラトラｙジスメＱ２２と、半導体基板１とＭＩ８）ラン
ジスタＭ１を構成せる領域１２との間に於ける半導体基
板１をコレクタ。

領域１１をベース、領域１２をエミッタとせる寄生縦置
のＮＰＮ＠バイポーラトランジスタＱｌｌと、基板１と
領域１５との間に於ける基板１をコレタタ、領櫨１１を
ベース、領域１３をエイツタとせる寄生縦置のＮＰＮ＠
バイボーットランジスタＱ１２とを有し、而してトラン
ジスタＱ２１及びＱ２２のベースが基板１によってトラ
ンジスタＱ１１及びＱｌ２のコレクタにｊｉＩ続され、
コレクタが領域１１によってトランジスタＱ１１及びＱ
ｌ２のベースに接続されていることにより、トランジス
タＱ２１及びＱｌ　１．Ｑ２１及びＱｌ２、Ｑ２２及び
Ｑｌｌ。

及びＱ２２及びＱｌ２による４つのサイリスタを構成し
ている寄生バイポーラトランジスタ回路が構成されるも
のである。

一方相補型ＭＩ８回路形成領ｋＩＲＦに構成せる相補型
ＭＩＢ回路装置Ｕが第４図にて上述せるインバータ回路
構成を有し、従って領域１６にるので１例えば半導体基
板１の素子形成領域Ａ１及びムク間の領駿従ってトラン
ジスタＱ２１及びＱ２２のベースに外部緒音が１Ｉｌｉ
される等によって、トランジスタＱ２１及びＱ２２の何
れか一方又は双方がオンした場合、領域１６及び１７の
何れか一方又は双方よりトランジスタＱ２１及びＱ２２
の何れか一方又は双方を通じてトランジスタＱ１１及び
Ｑｌ２１の何れか一方又は双方のベースＫＭ、Ｒが流れ
てそれ等トッン少くとも１つがオンし、相１１ＪＪＭＩ
８［ｌ路装置Ｕが機能しなくなるものである。

而してこれを回避するには、トランジスタＱ２１及びＱ
２２が実質的に構成されない様に。

トランジスタＱ２１でみるときそのベースを構成せる半
導体基板１の領域１６及び１１間の領域の長さり、を、
又トランジスタＱ２２でみるときそのベースを構成せる
半導体基板１の領域１７及び１１間の領域の長さＤ２　
　を十分大とすべく、素子形成領域Ａ１及びムク間の内
側間間隔Ｄ□　を十分大とするか、又はトランジスタＱ
２１及びＱ２２か実質的に構成されるとしても、それ等
トランジスタＱ２１及びＱ２２）ｅｌれ等の工建ツタ接
地電流利得（仁れ轡を夫々！２゜及び１２２とする）を
して十分小であり、従ってこの小なる電流利得７２１及
びβ２．を有するトランジスタＱ２１及びＱ２２かオン
してこれ等に流れる電流がトランジスタＱ１１及びＱｌ
　２（７）ベースに流入されてもトランジスタＱ１１及
びＱｌ２がオンするに至らないに十分であるという様に
、トランジスタＱ１１及びＱｌ２のエミッタ接地電流利
得（これ等を夫々／１１及び！、２とする）の考慮の下
に、トランジスタＱ２１でみるとき上述せる長さり、を
、トランジスタＱ２２でみるとき上述せる長さＤ２　　
を大とすべく、上述せる間隔り、を大とするを要するも
のである。因みに上述せる長さり、及びＤ２−こ対する
エミッタ接地電流利得／２１及び／２□の関係が。

一般のバイポーラトランジスタの場合に準じて、第６図
に示す如くに祷られるものとした場合。

トランジスタＱ１１及びＱｌ２かそれ等のエミッタ接地
電流利得！１．及びβ、２をし゛て例えば２００である
とすれば、トランジスタＱ２１及びＱ２２がそれ勢のエ
イツタ接地電流利得／２１及び／２２をして１０５以下
であるべく、上述せる長さり、及びＤ２を１５０μｍ以
上とするを要するものである。

この為、即ち上述せる如く上述せる長さり。

及びＤ２　を大とするを簀する為、入出力回路形成領域
３か具備する相補１１Ｍｌ８＠路形成領域Ｆに大なる面
積を要するものであった。

＝ｅ＝４ｓ＝４−上述せる従来の半導体集積−路装置の
構成の楊合、入出カー路形成領域５が具備する相補ｍＭ
Ｉ８１ｉｉｌｉｉＩ形成領域Ｆに大なる面積を要するも
のであった理由である。

従って上述せる従来の半導体集積回路装置の構成の場合
、入出力回路形成領域３に大なる面積を費し、この為半
導体基４ｉ［１従って半導体集積−ＩＩａ置が全体とし
て大面積を有するものになるという欠点を有していた。

依って本発明は半導体集積回路装置に上述せる欠点を有
せしめることのない新規な相補型ＭＩ８＠路装置、及び
それを有する半導体集積回路装置を提案せんとするもの
で、以下詳述する所より明らかとなるであろう。

第７図及び第８図は、本発明による相補溢ＭＩ８回路装
置の一例を有する本発明による半導体集積回路装置の一
例を示し、上述せる従来の相補型ＭＩＳ回路装置を有す
る半導体集積回路装置を示す第１図及び第２図との対応
部分には同一符号を附して詳１ＩＩＢ説明はこれを省略
するも、第１図及び第２図の場合と同様に、例えばＮ１
１の半導体基板１を有する。

半導体基板１は、第１図及び第２図の場合と同様に、そ
の外周部より内側に向って順次配列せる。外部接続部形
成領域２と、入出力回路形成領域５と、主１ｌＩ形成領
域４とを具備する。

而して、第１図及び第２図の場合と一様に。

外ｓＩＩ続部形部形成領域用いて外Ｓ接続用導電性バッ
ドＸの複数の順次の配＾を構赦している。

又入出力回路形成領域３は、第１図及び１ｓ２図の場合
と一様に、素子形成領域ム１及びム２を有する相補淑Ｍ
Ｉ８回路形成領域Ｆの複数の順次の配列を具備し、そし
てその各領域Ｆを用いてＮチャンネル瀧のＭＩ８電界効
果トランジスタＭ１とＰチャンネル型のＭＩ８電界効果
トランジス／Ｍ２とを含む相補＠ＭＩ８回路装置Ｕか構
成されている。

更に、纂１図及び９２図の場合と同様に、主―路形成領
域４を用いて半導体１路装置（図示せず）か構成されて
いる。

入出力回路形成領域Ｓに於ける相補！ＩＭＩｓ＠ｉｍ形
成領域Ｆを用いて構成されている相補概ＭＩ８鑓路装置
Ｕが含むＮチャンネル瀧のＭＩ８電界効果トランジスタ
Ｍ１は、第９図を参照して明らかな如く、纂３図にて上
述せると同様に、領域Ｆか有する素子形成領成人１内に
形成されたＰｆｉの半導体領域１１と、その領域１１内
に形成されたソース領域及びドレイン領域としてのＮｇ
の半導体領域１２及び１６と、領域１１の主面の領域１
２及び１５間の領域上に形成されたゲート用絶縁層とし
ての絶縁層１４と、その絶縁層１４上に形成されたゲー
ト電極としての導電性層１５とを含んで、ｆｉｉｗＩＡ
ｌを用いて構成されている。

又相補型ＭＩ８回路装置Ｕが含むＰチャンネル型のＭＩ
８電界効果トランジスタＭ２は、第３図にて上述せると
同様に、領域Ｆ１が有する素子形成領域Ａ２内に形成さ
れたソース領域及びドレイン領域としてのＰ型の半導体
領域１６及び１７と、領域Ａ２の主面の領域１６及び１
７間の領域上に形成されたゲート用絶縁層としての絶縁
Ｆｉｌ１１８と、その絶縁層１８上に形成されたゲート
電極としての導電性層１９とを含んで、領域Ａ２を用い
て構成されている。

而して％第５図にて上述せると同様に、Ｎチャンネル型
のＭＩ８電界効果トラ／ジスタＭ１を構成せる半導体領
域１５とＰチャンネル型のＭＩ８電界効果トランジスタ
Ｍ２を構成せる半導体領域１７とが導電性層２０にて互
に連結されて出力線Ｏに導出され、トランジスタＭ２を
構成せる半導体領＠１６が電源線ＶＤに接続され、トラ
ンジスタＭ１を構成せる半導体領域１２が電源＠ＶＤと
対をなす電源線■８に接続され、トランジスタＭ１を構
成せる導電性層１５とトランジスタＭ２を構成せる導電
性層１９とが導電性層２１にて連結されて入力線Ｉに導
出され、依って相補型ＭＩ８回路装置Ｕが、ｌｌ４ＷＡ
に示す如くＮチャンネル型のＭＸ８電界効果トランジス
タＭ１とＰ升ヤ／ネル量の電界効果トランジスタＭ２と
がそれ等のドレインをして互に接続して直列に接続され
、そのＰチャンネｆｉ装置のトランジスタＭ２のソース
が電源線ＶＤに、Ｎチャンネル型のトランジスタＭ１の
ソースが電源１ＩＶ８に接続され、而して両トランジス
タＭ１及びＭ２のゲートが互に接続されて入力１１１に
、両トランジスタＭ１及びＭ２のドレインの接続中点が
出力線Ｏに導出され、入力線Ｉに、２値表示で「１」及
び「０」をとる論理人力が「１」で与えられた場合、ト
ランジス月１及びＭ２が夫々オン及びオフして、出力ｌ
ｌｌ０に論壇出力が「０」をとって得られ、入力！ｌＩ
ｋ論珈入力が「０」で与えられた場合、トランジスタＭ
１及びＭ２が夫々オフ及びオンして出力＠ＯＥ論理出力
が「１」をとって得られる様になされてなるインバータ
回路構成を有する。

本発明による相補皺ＭＩＳ回路装置の一例を有する本発
明による半導体集積回路装置の一例に於ては、上述せる
構成に於て、第７図〜第９図に示す如く、その入出力回
路形成領域３が具備する相補ｆｉＭＩ８１１路形成領域
Ｆ内にその主面側より素子形成領域Ａ１及びＡ２間に於
てＰ型の半導体領域５１が、領域Ａ１及びム２の対向せ
る全領域に亘って延長せる１１様を以って形成されてい
る。

又、第７図〜第９図に示す如く、半導体基板１内にその
主面側より入出力回路形成領Ｊｉ１５及び主回路形成領
域４関に於てＰ型の半導体領域５２か、領域５及び４の
対向せる領域の例えば全械に亘って延長せる態様を以っ
て形成されている。

Ｉ！＃ｃ素子形成領櫨Ａに形成せるＰｌＭの半導体領域
１１と上述せるＰ型の半導体領Ｊ１１１５１とが導電性
層３３にて連結され、父上達せる半導体領域１１及び５
１と上述せるＰ＠の半導体領域５２とが導電性層３４に
て連結されている。

以上が本発明による相補＠ＭＩＢ回路装置の一例を有す
る本発明による半導体集積回路装置の一例構成であるか
、斯る構成によれば、ｔ／ｓ１図及びｊ１２図にて上述
せる場合と同様に、半導体基４１［１か具備する外部接
続部形成領−２，入出力回路形成領域３及び主回路形成
領＄４か。

それ等の順に半導体基板１の外周部より内−に向って拳
次配列されているので、外部接続部形成領域２に構成せ
るパッドＸの数、及び入出力回路形成領域５か具備する
相補ｆｉＭＩ８回路形成領域Ｐの数従ってそれに構成せ
る相補微ＭＩ８回路装置Ｕの数が多くても、これに全体
が複雑化することなしに応じ得るという特徴を有するも
のである。

然し乍ら、第７図〜ｇ９図にて上述せる本発明による半
導体集積回路装置の一例構成の場合。

入出力回路形成領域５が具備する相補型ＭＩ８回路形成
領ｗＩＦに、＃！１図〜第５図にて上述せる従来の半導
体集積回路装置の場合の如くに、大なる面積を要しない
という特徴を有するものである。その理由は次の通りで
ある。

即ち、相補型Ｍ１１回路形成領琥２に於ては、Ｎチャン
ネル型のＭＩＤ）ランジスタＭ１を構成せる素子形成領
域Ａ１と素子形成領域Ａ１及びＡ２間に形成せるＰ型の
半導体領域３１とが。

及びそのＰｌＭの半導体領域５１とＰチャンネル型のＭ
ＩＤ）ランジスタＭ２を構成せる素子形成領域＾１とが
近接している場合、第１０図に示す如（、Ｐチャンネル
型のＭＩＳ）ランジスタＭ２を構成せる半導体領ｗ１１
６とＰ型の半導体領域３１との間に於ける領域１６をエ
ミッタ、半導体基板１をベース、領域３１をコレクタと
せる寄生横蓋のＰＮＰ＠バイポーラ）ランジスタＱ２１
′と、領域１７と領域３１との闇に於ける領域１７をエ
ミッタ、半導体基板１をベース。

領域５１をコレクタとせる寄生横型のＰＮＰ型バイポー
ラトランジスタＱ２２′と、半導体領域Ｓ　１　トＮチ
ャンネル驚のＭ１８ト？ンジスタＭ１を構成せる半導体
領ｊ１１１１との間に於ける領域５１をエミッタ、半導
体基板１をベース、領域１１をコレクタとせる寄生横型
のＰＮＰｇバイポーラトランジスタＱ３と、半導体基板
１とＭＩ８）ランジスタＭ１を構成せる領域１２との間
に於ける半導体基￥ｉ１をコレクタ、領域１１をベース
、領域１２をエミッタとせる寄生１１置のＮＰＮＩＩバ
イボーラトフンジスタＱ１１と、基板１と領域１３との
間に於ける基板１をコレクタ、１１埴１１をベース、２
堵１３をエミッタとせる寄生縦置のＮ）’Ｎｌｌパイボ
ーラトツンジスタＱ１２とを有し、而してトランジスタ
９２１′及びＱ２２′のベースが基板１によってトラン
ジスタＱ１１及びＱ１０のコレクタに接続され、コレク
タか領域５１によってトランジスタＱ５のエミッタに接
続され、一方トランジスタＱ３のコレクタか領域１１に
よってトランジスタＱ１１及びＱｌ２のベースに接続さ
れていることにより、＠１図〜１ｓ５図にて上述せる従
来の装置の場合と同様に、トランジスタＱ２１及びＱｌ
　１．Ｑ２１及びＱ１２％Ｑ２２及びＱｌｌ、及びＱ２
２及びＱｌ２による４つのサイリスタを構成している寄
生パイボー２トランジスタ回路が構成されるものである
。

一方相補型ＭＩＢ回路形成領繍Ｆに構成せる相！ｌｆｆ
１Ｍ　Ｉ　ＳＷＡ路装置Ｕが、ｇＩ図〜第Ｓ図にて上述
せる従来の装置の場合と一様に、第４図にて上述せるイ
ンバータ回路構成を有し、従って％纂１図〜第５図にて
上述せる従来の装置の場合と領域１６には電＠＠ＶＤに
与えられる電位ＶＤ　が、領域１７には出力線０に得ら
れる一通出力の「１」及び「０」の電位従って電源線Ｖ
Ｄに与えられる電位■９　及び電源線Ｖ８に与えられる
電位■３　　と略々等しい電位が、ｉｇ域１２には電位
■３　が、領域１５には出力＠Ｏに得られる論理出力の
電位従ってＶＤ及びＶ、と略渚等しい電位が与えられる
のＣ１例えば半導体基板１の素子形成領域ム：１及び半
導体領域５１間、及び半導体領域３１及び素子形成領域
Ａ２間の領域従ってトランジスタＱ２１’、　Ｑ２２’
。

及びＱ５のベースに外部雑音が誘起される等によって、
トテンジス／Ｑ２１’及びＱ２２の何れか一方又は双方
とトランジスタＱ３とがオンした場合、領域１６及び１
７の何れか一方又は双方よりトランジスタＱ２１及びＱ
２２の何れか一方又は双方を通じ、更にトランジスタＱ
５を通じてトランジスタＱ１１及びＱｌ２の何れか一方
又は双方のベースに電流が流れてそれ等トランジスタＱ
ｌｌ及びＱｌ２の何れか一方又は双方がオンし、依って
纂１図〜第５図にで上述せる従来の装置の場合と同様に
上述せるトランジスタＱ２１及びＱｌｌ；Ｑ２１及びＱ
ｌ２；及びＱ２２及びＱｌｌによる３つのすイリスタの
少くとも１つがオンし、相補ｆｆ１Ｍｌ８ｆｊＡ路装置
Ｕが機能しなくなるものである。

面してこれを回避するにはｓ　Ｉｍ　１図〜ＩＩｓ図に
て上述せる従来の装置の場合に準じて、トランジスタＱ
２１’、Ｑ２２’及びＱ３か実質的に構成されない様に
、トランジスタＱ２１′でみるときそのベースを構成せ
る半導体基板１の領域１６及び５１間の領域の長さり、
′を、又トランジスタＱ２２′でみるときそのベースを
構成せる半導体基板１の領域１７及び３１間の領域の長
さＤ２′ヲ、ｊ［ニｉｌンジスタＱ５でみるときそのベ
ースを構成せる半導体基板１の領域６１及び１１間の領
域の長さＤ３　を十分大とすべく、素子形成１ｉｆｉＡ
１及びＡ２間の内側間間隔り、を十分大とすれば良いも
のである。

然し乍ら上述せる本５ｉ＆明による半導体集積回路装置
の場合、上述せる間隔ＤＡ　を十分大としなくても、上
述せるサイリスタを上述せる如くにオンせしめることな
からしめるものである。

その理由は、今ＭＩ８トランジスタＭ１を構成せるＰ型
の半導体領域１１と素子形成領域Ａ１及びＡ２間のＰ型
の半導体領域°５１とが導電性層３３にて連結さｎてい
ないものとして述べれば１次の迩りである。

即ち、トランジスタＱ２１’、　Ｑ２２’及びＱ５のエ
ミッタ接地電流利得を馬、′、β２．′１及びβ。

とするとき、トランジスタＱ１１及びＱ１２の何れか一
方又は双方がオンするのは、電流利得！２．′及び！、
を有するトランジスタ及び電流利得１２２′及び！、を
有するトランジスタＱ２２′及びＱ３の組の何れか一方
又は双方がオンして、それ等の何れか一方又は双方（流
れる電流がトランジスタＱ１１及びＱ１２の何れか一方
又は双方のベース８ｃｆＩＬ人され、そしてその電流が
トランジスタＱ１１及びＱ１２の何れか一方又は双方を
オンせしめるに十分な値を有するからであるか、この場
合の電流は、電流利得１ｚｆ及０β５の積ｓ　１２２′
及び／Ｓ　の積によって決まるものである。所でそれ等
積を、今簡単の為β２．′−β２２’　−Ｉｊ”　１０
として、β。とするとき、そのＩＩ　／、２を、ｇｉｌ
１図〜Ｉｍ３図にて前述せる従来の装置の場合に於てＡ
３．及び！３．を（ＬＯ５とした場合サイリスタかオン
しなくなると第６図を伴なって前述した所に基き、α０
５とすれば、β。

が）／ａ０５　−　　［Ｌ２２　　となるものである。

而しで！。がα２２である場合、上述せる長さＤ１′、
Ｄ２′及びＤ３は、今簡単の為り、’　ａ　Ｄ２’　ｍ
ｐｓ−Ｄ。とすれば、長さＤｏ　　が第６図よりして１
０＃ｍ程度となるものである。この為上述せる長さり。

を１Ｄμｍ以上とすれば、上述せるサイリスタのオンが
得られなくなるものであり、その長さＤｏ　か１０μｍ
以上であれば良いとせる。その長さ１０μｍは、第１図
〜第５図にて上述せる従来の装置の場合に前述せる長さ
り。

及びＤ２　　か１５０μｍ以上要したとする。その喪さ
１５０μｍに比し格段的に小なるものである。

依って上述せる本発明による半導体集積回路装置に於て
、領域１１及び３１が導電性層３３にて連結されていな
い場合、Ｐ型の半導体領域５１の領域Ａ１及び人２閏を
結ぶ方向の長さり。

を１０ｆｉｍとしても、上述せる間隔″Ｄ、を、領　　
　　□域１６及び１１間でみて５０μｍ程直と１第１〜
纂５図にて上述せる従来の装置の場合に比し格段的に小
とし得るものである。

この為上述せる本発明による装置に於て、領域１１及び
３１が連結されていない場合でも、相補＠ＭＩＢ回路形
成領絨Ｆに、第１図〜第３図にて上述せる従来の装置の
場合の如くに大なる面積を便しないものである。

以上が上述せる本発明による装置に於て、領域１１及び
３１が連結されていない場合、第１図〜ＪｌｌＩＳ図に
て上述せる従来の装置の場合の如くに、相補１１Ｍｌ８
回路形成領域Ｆに大なる面積を要しない理由である。

従って上述せる本発明による装置の場合、領域１１及び
３１が連結されてぃな（でも、第１図〜第５ａｌｌにて
上述せる従来の装置の６場合の如くに、入出力回路６に
大なる面積を要さず、この為半導体基板１従って装置が
全体として、１８１図〜第５図にて上述せる従来の装置
に比し格段的に小なる面積を有するものになるという大
なる特徴を有するものである。

父上遂に於ては、ＭＩＳト７ンジスタＭｌを構成せるＰ
溢の半導体領域１１と領域Ａ１及びＡ２間のＰ型の半導
体領域５１とが導電性層３３にて連結されていないもの
として述べたものであるが、それ等半導体領域１１及び
３１か導電性層３３にて連結されている場合、第１０図
に示す寄生トランジスタ回路に於てそのトランジスタＱ
３の領域３１によるエミッタと領域１１によるコレクタ
とが同電位になり、しかもその電位が、図示せざるも半
導体基板１が通常電源線ＶＤに接続されているので、ト
ランジスタＱ３の半導体基板１によるベースの電位より
低いので、トランジスタＱ５が常時オフを保っているも
のである。従ってトランジスタＱ２１′及びＱ２２′の
何れか一方又は双方かオンしても。

それを流れる電流がトランジスタＱ１１及びＱ１２のペ
ースに流れず、依って上述せるサイリスタのオンが得ら
れないものである。

従って纂７図〜第９図にて上述せる本発明による装置に
於て、領域１１及び３１が連結されている場合、領域１
１及び５１か連結されていない場合に比し、より相補１
１Ｍｌ８回路形成領域Ｐの面積を小とし得、この為、よ
り装置を全体として小面積にし得るという大なる特徴を
有するものである。

又＄１７ａｉ！ｌ〜第９図にて上述せる本発明による装
置の場合、入出力回路形成領域５及び主回路形成領域４
間に於てＰ撤の半導体領域５２が形成されているので、
主回路形成領域４側に、相補ＩＩＬＭＩ８回路形成領絨
Ｆに於ける素子形成領域大１とＩＰ４１１の領域を有し
、而してその領域にＭＩ８）ランジスタＭ１と同様のト
ランジスタか構成されているとしても、領域３及び４間
の内側間間隔を大とするを要せず、そのことは。

領域３２が領域１１及び３１と導電性層５４にて連結さ
れている場合尚更である。尚その場内は、詳細説明はこ
れを省略するも、この場合半導体領域３２か前述せる半
導体領域５１に対応し、而してその半導体領域５２が半
導体領域Ｓ１と同様に作用するからである。

尚上述に於ては本発明の僅かな＊一例を述べたに留まり
１例えば上述に於て「Ｐ型」を「Ｎ型」に、「ＮＷＪを
「Ｐ型」に、「Ｐチャンネル型」を「Ｎチャンネル型」
に、「Ｎチャンネル型」を「Ｐチャンネル型」にＭＶえ
た構成とすることも出来、又相補３１Ｍｌ５＆＆２１路
装置はこれをインバータ回路構成以外の様々の相補梃Ｍ
Ｉ８回絡構成とすることも出来、その他事発明の精神を
脱することなしに檀々の変型変更をなし得るであろう。

【図面の簡単な説明】

ｗ１１図は従来の相補型ＭＩＳ回路装置及びそれを有す
る半導体集積回路装置を示す略縁的平面図、第２図はそ
の要部の拡大平ｔｈｉ図、第３図はそのト」線上の断面
図、第４図はインバータ回路構成を示す縁続図、第５図
は従来の相補型ＭＩＳ回ｗＩ装置の等価寄生バイポーラ
トランジスタ回路を示す接続図、纂６図はそのバイポー
ラトランジスタのペース長に対スるエミッタ接地電流利
得の関係を示す曲線図、＠７図は本発明による相補＃１
１Ｍｌ５回路装置の一例及びそれを有する本発明による
半導体集積回路装置の一例を示Ｔ路線的平面図、第７図
はその要部の拡矢平面図、第８図はその■−璽線上の断
面図。 第９図は本発明による相補瀧ＭＩ８ｉｇ１路装置の等価
寄生バイボー２トランジスタ回路を示す接続図である。 図中１は半導体基板、２は外Ｓ接続部形成領域、５は入
出力回路形成領域、４は主回路形成領域、Ｆは相補型Ｍ
Ｉ８回路形成領埴１人１及びＡ２は素子形成領域１Ｍｌ
及びＭ２はＭＩ８電界効果トランジスタ、１１，１２，
１５．１６．１７．３１及び５２は半導体領域、１４及
び１８は絶縁層、Ｉｓ、１６．ｉ５及び３４は導電性層
を夫々示す・ 出願人　日本電信電話公社 代理人　　弁理士　１）中　正　治 手続補正書 昭和ｓ４年１２月１１日 特許庁長官　島園春樹　殿 １、事件の表示 昭和８４年　轡　許　願第１０！１８２７号′２・――
の１称　　相補■ｍｘｓｇｓｍ装置及びそれを有する３
、補正ヶす６者　　牟尋体集ｌＩａ踏装置事件との関係
　轡許出願人 ４、代理人 （１１明細書中、第４１頁５〜７行「第７図は・・・−
一・接続図である。」とあるを下記の通り訂正する。 「第８図はその要部の拡大平面図、第９図はその区−［
！ｌ上の断面図、第１０図は本発明による相補＠ＭＩＢ
ＦｊＡ１ａ＊置の等価寄生パイボーフトランジスタ回路
を示す接続図である。」以　　上

Claims (1)

1. 【特許請求の範囲】 １、第１の導電蓋を有する半導体基板を有し、該半導体
   基板は＃１１及び第２の素子形成領域を有する相補１１
   Ｍｌ８回路形成領域を具備し、 上記相補１１Ｍｌ８回路形成領域を用いて第１のチャン
   ネル型の第１のＭＩ８電界効釆効果７’）スタ及び第１
   のチャンネル型とは逆ノ［２のチャンネル型の第２のＭ
   Ｉ８電界効果トランジスタを含む相補１１ＭＮ３回路装
   置が構成され、 上記第１のＭＩ８電界効果トランジスタは、上記＃！１
   の素子形成領域内にその主面側より形成された第１の導
   電型とは逆の第２の導電型を有する第１の半導体領域と
   、該第１の牛導体領緘内にその主面側より形成された第
   １の導電型を有する第２及び第６の半導体領域と、上記
   第１の半導体領域の工面の上記第２及び第３の半導体領
   域間の領域上に形成された第１の絶縁層と、該第１の絶
   縁層上に形成された第１の導電性層とを含んで上記第１
   の素子形成領域を用いて構成され、 上記第２のＭＩ８電界効果トランジスタは、上記第２の
   素子形成領域内にその主面側より形成された第２の導電
   型を有する第４及び第５の半導体領域と、上記第２の素
   子形成領域の主面の上記第４及び第５の半導体領域間の
   領域上に形成された第２の絶縁層と、該第２の絶縁層上
   に形成された第２の導電性層とを含んで上記第２の素子
   形成領域を用いて構成されてなる相補型ＭＩ８回路装置
   に於て、上記相補型ＭＩ８回路形成領域内にその主１ｉ
   ｌＩ＠より上記第１及び第２の素子形成領域間に於て第
   ２の導電型を有する第６の半導体領域が形成されてなる
   事を特徴とす本相袖型ＭＩ８回路装置。 ２　第１の導電型を有する半導体基板を有し、該半導体
   基板は第１及び第２の素子形成領域を有する相補型ＭＩ
   ８回路形成領域を具備し、 上記相補型ＭＩ８回路形成領域を用いて第１のチャンネ
   ル型の第１のＭＩＳ電界効果トランジスタ及び＃！１の
   チャンネル型とは逆の［２のチャンネル型の第２のＭＩ
   Ｓ電界効果トランジスタを含む相補型ＭＩ８回路装置が
   構成され、 上記Ｊｌ１１１のＭＩ８電界効果トランジスタは、上記
   ｊｉｌ！１の素子形成領域内にその主向側より形成され
   た第１の導電型とは逆の第２の導電量を有する第１の半
   導体領域と％＃＃！１の半導体領域内にその主向側より
   形成された第１の導電型を有する＃Ｉ２及びｔＸ３の半
   導体領域と、上記第１の半導体領域の主面の上記第２及
   び第３の半導体領域間の領域上に形成された第１の絶縁
   層と、該第１の絶縁層上に形成された第１の導電性層と
   を含んで上記第１の素子形成領域を用いて構成され、 上記＠２のＭＩ８電界効果トランジスタは、上記第２の
   素子形成領域内にその主ｍ＠より形成された第２の導電
   型を禍する第４及び第５の半導体領域と、上記第２の素
   子形成領域の主面の上記第４及び第５の半導体領域間の
   領域上に形成された第２の絶縁層と、該第２の絶縁層上
   に形成されたｔｓ２の導電性層とを含んで上記第２の素
   子形成領域を用いて構成されてなる相補型ＭＩＳ回路装
   璽屹於て、上記相補型ＭＩ８回路形成領域内にその主向
   側より上記第１及びｊｉ１４２の素子形成領域間に於て
   第２の導″ｗａｉｔを有する第６の半導体領域が形成さ
   れ、 上記第１及び第６の半導体領域が第３の導電性層にて連
   結されてなる！＃をｖｆ像とする相補型Ｍ１８回路装置
   。 五　第１の導電型を有する半導体基板を有し、該半導体
   基板はその外Ｊｉ！ｄ部より内輪に向って順次配列せる
   外Ｓ嵌続部形成算域と、入出力回路形成領域と、主回路
   形成領域とを具備し、 上記入出力回路形成領域は第１及び第２の素子形成領域
   を有する相補型ＭＩ８回路形成領域を具備し、 上記相補型ＭＩ８回路形成領域を用いて第１のチャンネ
   ル型の第１のＭＩＳ１ｉ１界効果トランジスタ及び１ｇ
   １のチャンネル型とは逆の第２のチャンネル型の第２の
   Ｍ１８電界効果トランジスタを含む相補型ＭＩ８回路装
   置が構成され、 上記第１のＭＩ８電界効果トランジスタは、上記第１の
   素子形成領域内にその主面側より形成された第１の導電
   型とは逆の第２の導電型を有する［の半導体領域と、該
   ＃１１の半導体領域内にその主面側より形成された第１
   の導ｘｍを有する第２及び第５の半導体領域と、上記Ｉ
   １１の半導体領域の主面の上記第２及び第３の半導体領
   域間の領域上に形成された躯１の絶縁層と、ｗＥ第１の
   絶縁層上に形成された第１１の導電性層とを含んで上記
   １１１１の素子形成領域を用いて構成され、 上記Ｉ！２のＭＩ８電界効果トランジスタは、上記ｍ２
   の素子形成領域内にその主ｔｈＩｌｌＩｊより形成され
   た第２の導１に型を有する第４及び第５の半導体領域と
   、上記第２の素子形成領域の主面の上記第４及び第５の
   半導体領域間の領域上に形成された第２の絶縁層と、該
   第２の絶縁層上に形成された第２の導電性層とを含んで
   上記第２の素子形成領域を用いて構成されてなる相補型
   ＭＩ８回路装置を有する半導体集積ＦｊＡ路装置に〜於
   て、 上記相補型ＭＩ８回路形成領域内にその主向側より上記
   第１及び第２の素子形成領域間に於て鯖２の導ＩＩ型を
   有する第６の半導体領域が形成されてなる事を特徴とす
   る相補型ＭＩ８回路装置を有する半導体集積回路装置。 ４、第１の導電型を有する半導体基板を有し、該半導体
   基板はその外周部より内側に向って順次配列せる外部Ｉ
   ｊｋ絖部形部形成領域人出力回路形成領域と、主回路形
   成領域とを具備し、 上記入出力回路形成領域は第１及び第２の素子形成領域
   を有する相補型ＭＩ８回路形成饋域を具備し、 上記相補型ＭＩＳ（ロ）路形成餉域を用いて第１のチャ
   ンネル型の第１のＭＩ８電界効果トランジスタ及び第１
   のチャンネル型とは逆の＃Ｉ２のチャンネル型の第２の
   ＭＩＳ電界効果トランジスタを含む相補ｆｉＭＩ８回路
   装置が構成され、 上記第１のＭＩ８電界効果トランジスタは、上記第１の
   素子形成領域内にその王−儒より形成されたＩｌｌの４
   １Ｌ型とは逆の第２の導電製を有するＪｌｌの半導体領
   域と、該第１の半導体領域内にその主面側より形成され
   た第１の導ｍ型を有する＠２及び第３の半導体領域と、
   上記第１の半導体領域の主面の上記第２及び纂６の半導
   体領域間の領域上に形成された亀１の絶縁層と、該第１
   の絶縁層上に形成された第１の導電性層とを含んで上記
   ′ｉｓ１の素子形成領域を用いて＃Ｉ成され、 上記第２のＭＩ８電界効果トランジスタは、上記第２の
   素子形成領域内にその主面側より形成された第２の導電
   型を有する第４及び第５の半導体領域と、上記第２の素
   子形＆、領領域主面の上記第４及び第５の半導体領域間
   の領域上に形成された＃！２の絶縁層と、該第２の絶縁
   層上に形成された第２の導電性層とを含んで上記第２の
   素子形成領域を用いて構成されてなる相補型ＭＩＳ回路
   装置を有する牛導体集槓回路装置に於て、 上記相補型ＭＩ８回路形成領域内にその主面側より上記
   第１及び第２の素子形成領域間に於て第２の導電型を有
   する第６半導体寧域が形成され、 上記Ｗ４１及び第６の半導体領域が＄５の導電性層にて
   連結されてなる事を特徴とする相補型ＭＩ８回路装置を
   有する半導体集積回路装置。 ５　第１の導電型を有する半導体基板を有し、該半導体
   基板はその外周部より内側に向って順次配列せる外部接
   続部形成領域と、入出力回路形成領域と、主回路形成領
   域とを具備し、上記入出力回路形成領域は第１及び第２
   の素子形成領域を有する相補型ＭＩ８回路形成領域を具
   備し、 上記相補１１Ｍｌ８＠路形成領域を用いて第１のチャン
   ネル型の第１のＭＩ８電界効果トランジスタ及び第１の
   チャンネル型とは逆の第２のチャンネル型の第２のＭＩ
   ８電界効果トランジスタを含む相補１１Ｍｌ８回路装置
   が構成され、 上記ｌｓ１のＭＩ８電界効果トランジスタは、上記第１
   の素子形成領域内にその主ｔｈ側より形成された第１の
   導電種とは逆の第２の導電種を有する１ｓ１の半導体領
   域と、該第１の半導体領域内にその主面側より形成され
   たｌ［１の導電型を有する。＃！２及び第３の半導体領
   域と、上記第１の半導体領域の主面の上記第２及び＃！
   ３の半導体領域間の領域上に形成された第１の絶縁層と
   、該第１の絶縁層上に形成された第１の導電性層とを含
   んで上記第１の素子形成領域を用いて構成され、 上記第２のＭ１８％界効果トランジスタは、上記第２の
   素子形成領域内にその主面側より形成されたＷ４２の導
   電型を有する第４及び第５の半導体領域と、上記第２の
   素子形成領域の主面の上記ｙｉ８４及び＃ｓ５の半導体
   領域間の領域上に形成された第２の絶縁層と、該第２の
   絶縁層上に形成された第２の４＃導電性とを含んで上記
   ｔＭ２の素子形成領域を用いて構成されてなる相補型Ｍ
   １８回路装置を有する半導体集積回ｗ１装置番こ於て、 上記相補型Ｍ１８回路形成領域内にその主面側より上記
   ＃１１及び第２の素子形成領域間に於て第２の導電型を
   有する第６の牛碍体饋域が形成され、 上記半導体基板内にその主ｄｌＪ＠より上記入出力ｕ路
   形ｇ＊域及び上記主回路形成慣域間に於て第２の導電型
   を有する第７の半導体領域が形成されてなる事を特徴と
   する相補型ＭＩ８回路装置を有する半導体集積回路装置
   。 ４　　ｊｌ！１の導電型を有する半導体基板を有し）鋏
   半導体基板はその外周部より内側に向って順次配列せる
   外部接続部形成領域と、入出力回路形成領域と、主回路
   形成領域とを具備し、 上記入出力回路形成領域は第１及び第２の素子形成領域
   を有する相補型ＭＩ８回路形成領域を具備し、 上記相補１１１Ｍｌ８回路形成領域を用いて第１のチャ
   ンネル型の第１のＭＩ８電界効果トランジスタ及びｍｌ
   のチャンネル型とは逆の謝２のチャンネル型の第２のＭ
   Ｉ８電界効果トクンジスタを含む相補１１Ｍｌ８回路装
   置が構成され、 上記第１のＭＩ８電界効果トランジスタは、上記ｔｓ１
   の素子形成領域内にその主面側より形成された第１の導
   電製とは逆のｊＩ２の導電型を有するＭｌの半導体領域
   と、該第１の半導体領域内にその主面側より形成された
   第１の導電型を有するｗＪ２及び第５の半導体領域と、
   上記第１の牛・導体領域の主面の上記第２及び第６の半
   導体領域間の領域上に形成された第１の絶縁層と、該第
   １の絶縁層上に形成された第１の導電性層とを含んで上
   記第１の素子形成領域を用いて構成され、 上記第２のＭＩ８電界効果トランジスタは、上記ｔＲ２
   の素子形成領域内にその主面側より形成された第２の導
   電型を有する第４及び第５の半導体領域と、上記ｍ２の
   素子形成領域の上記第４及び第５の半導体領域間の狽域
   上に形成された第２の絶縁層と、該＃！２の絶縁層上に
   形成された第２の導電性層とを宮んで上記第２の素子形
   成領域を用いて構成されてなる相補型ＭＩ８回路装置を
   有する半導体集積回路装置に於て、 上記相補ｆｉＭ１８回路形成領域内にその主向側より上
   記第１及びｆａ２の集子形成領域間に於て第２の導電型
   を有する第６の半導体領域が形成され、 上記半導体基板内にその主面側より上記入出力回路形成
   領域及び上記主回路形成領域間に蒙て第２の導ｉｔ型を
   有する１ｉ４７の半導体領域が形成され、 上記第１、第６及び第７の半導体領域が第４の導電性層
   にて連結されてなる事を特徴とする相補ｆｆ１Ｍｌ８回
   路装置を有する半導体集積回路装置。