JPS587857A - 相補型ｍｉｓ回路装置 - Google Patents
相補型ｍｉｓ回路装置Info
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- JPS587857A JPS587857A JP56105831A JP10583181A JPS587857A JP S587857 A JPS587857 A JP S587857A JP 56105831 A JP56105831 A JP 56105831A JP 10583181 A JP10583181 A JP 10583181A JP S587857 A JPS587857 A JP S587857A
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- 239000004065 semiconductor Substances 0.000 claims description 31
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- 239000000758 substrate Substances 0.000 claims description 13
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- 238000003491 array Methods 0.000 description 3
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- 239000012212 insulator Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型ＭＩＳ回路装置の改良に関する。
相補型ＭＩＳ回路装置として、従来、以下述べる構成を
有するものが提案されている。
有するものが提案されている。
即ち第１図及び第２図に示す如く、例えばＮ型の半導体
基板１を有する。
基板１を有する。
半導体基板は、その外周部より内側に向って順次配列せ
る、外部接続部形成兼出力回路形成領域２３と、主回路
形成領域４とを具備する。
る、外部接続部形成兼出力回路形成領域２３と、主回路
形成領域４とを具備する。
而して外部接続部形成領域・兼入出力回路形成領域２３
を用いて外部に連続される外部接続用導電性パッドＸの
複数の順次の配列を構成している。
を用いて外部に連続される外部接続用導電性パッドＸの
複数の順次の配列を構成している。
又外部接続部形成・兼入出力形成領域２３は、複数ｎ個
例えば３個の素子形成領域Ａ１１〜Ａ１３と複数ｎ個従
って３個の素子形成領域Ａ２１〜Ａ２３とをパッドＸを
挾んで有する相補型ＭＩＳ回路形成領域Ｆの複数の順次
の配列をパッドＸの複数の順次の配列に対応して具備し
、而してその各領域Ｆを用いて例えばＮチャンネル型の
ＭＩＳ電界効果トランジスタＭ１１〜Ｍ１３とＰチャン
ネル型のＭＩＳ電界効果トランジスタＭ２１〜Ｍ２３と
を含む相補型ＭＩＳ回路装置Ｕ１〜Ｕ３が入力回路装置
又は出力回路装置として構成され、その入力線又は出力
線が図示せざるも対応するパッドＸに接続されている。
例えば３個の素子形成領域Ａ１１〜Ａ１３と複数ｎ個従
って３個の素子形成領域Ａ２１〜Ａ２３とをパッドＸを
挾んで有する相補型ＭＩＳ回路形成領域Ｆの複数の順次
の配列をパッドＸの複数の順次の配列に対応して具備し
、而してその各領域Ｆを用いて例えばＮチャンネル型の
ＭＩＳ電界効果トランジスタＭ１１〜Ｍ１３とＰチャン
ネル型のＭＩＳ電界効果トランジスタＭ２１〜Ｍ２３と
を含む相補型ＭＩＳ回路装置Ｕ１〜Ｕ３が入力回路装置
又は出力回路装置として構成され、その入力線又は出力
線が図示せざるも対応するパッドＸに接続されている。
更に主回路形成領域４を用いて領域２３の領域目こ構成
せる相補型ＭＩＳ回路装置Ｕ１〜Ｕ３の入力線又は出力
線に接続せる半導体回路装置（図示せず）が構成されて
いる。
せる相補型ＭＩＳ回路装置Ｕ１〜Ｕ３の入力線又は出力
線に接続せる半導体回路装置（図示せず）が構成されて
いる。
領域２３に於ける相補型ＭＩＳ回路形成領域Ｆを用いて
構成されている相補型ＭＩＳ回路装置Ｕｉ（ｉ＝１，２
，３）が含むＮチャンネル型のＭＩＳ電界効果トランジ
スタＭ１ｉは、領域Ｐが有する素子形成領域Ａ１ｉ内に
その主面側より形成されたＰ型の半導体領域１１と、そ
の半導体領域１１内にその主向側より形成されたソース
領域及びドレイン領域としてのＮ型の半導体領域１２及
び１３と、半導体領域１１の主面の半導体領域１２及び
１５間のチャンネル領域としての領域上に形成されたゲ
ート用絶縁層としての絶縁層１４と、その絶縁層１４上
に形成されたゲート電極としての導電性層１５とを含ん
で、領域ム１１を用いて構成されている。
構成されている相補型ＭＩＳ回路装置Ｕｉ（ｉ＝１，２
，３）が含むＮチャンネル型のＭＩＳ電界効果トランジ
スタＭ１ｉは、領域Ｐが有する素子形成領域Ａ１ｉ内に
その主面側より形成されたＰ型の半導体領域１１と、そ
の半導体領域１１内にその主向側より形成されたソース
領域及びドレイン領域としてのＮ型の半導体領域１２及
び１３と、半導体領域１１の主面の半導体領域１２及び
１５間のチャンネル領域としての領域上に形成されたゲ
ート用絶縁層としての絶縁層１４と、その絶縁層１４上
に形成されたゲート電極としての導電性層１５とを含ん
で、領域ム１１を用いて構成されている。
又相補型ＭＩＳ回路装置Ｕｉが含むＰチャンネル型のＭ
ＩＳ電界効果トランジスタＭ２ｉは、領域Ｆが有する素
子形成領域Ａ２ｉ内にその主面側より形成されたソース
領域及びドレイン領域としてのＰ型の半導体領域１６及
び１７と、領域Ａ２の主面の半導体領域１６及び１７間
のチャンネル領域としての領域上に形成されたゲート用
絶縁層としての絶縁層１８と、その絶縁層１８上に形成
されたゲート電極としての導電性層１９とを含んで、領
域Ａ２１を用いて構成されている。
ＩＳ電界効果トランジスタＭ２ｉは、領域Ｆが有する素
子形成領域Ａ２ｉ内にその主面側より形成されたソース
領域及びドレイン領域としてのＰ型の半導体領域１６及
び１７と、領域Ａ２の主面の半導体領域１６及び１７間
のチャンネル領域としての領域上に形成されたゲート用
絶縁層としての絶縁層１８と、その絶縁層１８上に形成
されたゲート電極としての導電性層１９とを含んで、領
域Ａ２１を用いて構成されている。
而してＮチャンネル型のＮＩＳ電界効果トランジスタＭ
１ｉを構成せる半導体領域１３とＰチャンネル型のＭＩ
Ｓ電界効果トランジスタＭ２ｉを構成せる半導体領域１
７とが導電性層２０にて互に連結されて出力線Ｏに導出
され、トランジスタＭ２ｉを構成せる半導体領域１６が
電源融ＶＤに接続され、トランジスタＭ１ｉを構成せる
半導体領域１２が電源線ＶＤと対をなす電源線ＶＳに接
続され、トランジスタＭ１ｉを構成せる導電性層１５と
トランジスタＭ２を構成せる導電性層１９とが導電性層
２１にて連結されて入力線１に導出され、依って相補型
ＭＩＳ回路装置Ｕｉが、第３図に示す如くＮチャンネル
型のＭＩＳ電界効果トランジスタＭ１ｉとＮチャンネル
型の電界効果トランジスタＭ２ｉとがそれ等のドレイン
をして互に接続して直列に接続され、そのＰチャンネル
型のトランジスタＭ２１のソースが電源線ＶＤに、Ｎチ
ャンネル型のトランジスタＭ１ｉのソースが電源線ＶＳ
に接続され、而して両トランジスタＭ１ｉ及びＭ２ｉの
ゲートが互に接続されて入力線Ｉに、両トランジスタＭ
１及びＭ２のドレインの接続中点が出力端Ｏに導出され
、入力線Ｉに、２値表示で「１」（電源線ＶＤに与えら
れる電位ＶＤと略々等しい高電位で意味づけられている
）及び「０」（電源線ＶＤに与えられている電位ＶＳと
略々等しい低電位で意味づけられている）をとる論理入
力が「１」で与えられた場合、トランジスタＭ１及びＭ
２が夫々オン及びオフして、出力線Ｏに論理出力ＶＯが
「０」をとって得られ、入力線Ｉに論理入力が「０」で
与えられた場合、トランジスタＭ１及びＭ２が夫々オフ
及びオンして出力線Ｏに論理出力ＶＯが「１」をとって
得られる様になされてなるインバータ回路構成を有する
。
１ｉを構成せる半導体領域１３とＰチャンネル型のＭＩ
Ｓ電界効果トランジスタＭ２ｉを構成せる半導体領域１
７とが導電性層２０にて互に連結されて出力線Ｏに導出
され、トランジスタＭ２ｉを構成せる半導体領域１６が
電源融ＶＤに接続され、トランジスタＭ１ｉを構成せる
半導体領域１２が電源線ＶＤと対をなす電源線ＶＳに接
続され、トランジスタＭ１ｉを構成せる導電性層１５と
トランジスタＭ２を構成せる導電性層１９とが導電性層
２１にて連結されて入力線１に導出され、依って相補型
ＭＩＳ回路装置Ｕｉが、第３図に示す如くＮチャンネル
型のＭＩＳ電界効果トランジスタＭ１ｉとＮチャンネル
型の電界効果トランジスタＭ２ｉとがそれ等のドレイン
をして互に接続して直列に接続され、そのＰチャンネル
型のトランジスタＭ２１のソースが電源線ＶＤに、Ｎチ
ャンネル型のトランジスタＭ１ｉのソースが電源線ＶＳ
に接続され、而して両トランジスタＭ１ｉ及びＭ２ｉの
ゲートが互に接続されて入力線Ｉに、両トランジスタＭ
１及びＭ２のドレインの接続中点が出力端Ｏに導出され
、入力線Ｉに、２値表示で「１」（電源線ＶＤに与えら
れる電位ＶＤと略々等しい高電位で意味づけられている
）及び「０」（電源線ＶＤに与えられている電位ＶＳと
略々等しい低電位で意味づけられている）をとる論理入
力が「１」で与えられた場合、トランジスタＭ１及びＭ
２が夫々オン及びオフして、出力線Ｏに論理出力ＶＯが
「０」をとって得られ、入力線Ｉに論理入力が「０」で
与えられた場合、トランジスタＭ１及びＭ２が夫々オフ
及びオンして出力線Ｏに論理出力ＶＯが「１」をとって
得られる様になされてなるインバータ回路構成を有する
。
又相捕型ＭＩＳ回路装置Ｕ１、Ｕ２及びＵ３が第４図に
示す如くそれ等の順に縦続接続されている。
示す如くそれ等の順に縦続接続されている。
以上が従来提案されている相補型ＭＩＳ回路装置の構成
であるが、斯る構成によればＭＩＳ電界効果トランジス
タＭ１ｉ及びＭ２ｉがパッドＸを挾む領域Ａ１ｉを及び
Ａ２ｉに夫々構成され、従って領域Ａｉ及びＡ２ｉの内
側間間隔ＤＡが十分大であるので相補型ＭＩＳ回路装置
Ｕｉが機能しなくなることがないものである。その理由
は次の通りである。
であるが、斯る構成によればＭＩＳ電界効果トランジス
タＭ１ｉ及びＭ２ｉがパッドＸを挾む領域Ａ１ｉを及び
Ａ２ｉに夫々構成され、従って領域Ａｉ及びＡ２ｉの内
側間間隔ＤＡが十分大であるので相補型ＭＩＳ回路装置
Ｕｉが機能しなくなることがないものである。その理由
は次の通りである。
即ち領域Ａ１ｉ及びＡ２ｉがパッドＸを挟まない為両領
域Ａ１ｉ及びＡ２ｉの内側間間隔ＤＡが小であるとすれ
ば、第４図に示す如く、Ｐチャンネル型のＭＩＳトラン
ジスタＭ２ｉを構成せる半導体領域１６とＮチャンネル
型のＭＩＳトランジスタＭ１ｉを構成せる半導体領域１
１との間に於 ・ける領域１６をエミッタ、半
導体基板１をベース、領域１１をコレクタとせる寄生横
型のＰＮＰ型バイポーラトランジスタＱ２１と、領域１
６と領域１１との間に於ける領域１７をエミッタ、半導
体基板１をベース、領域１１をコレクタとせる寄生横型
のＰＮＰ型バイポーラトランジスタＱ２２と、半導体基
板１とＭＩＳトランジスメＭ１ｉを構成せる領域１２と
の間に於ける半導体基板１をコレクタ、領域１１をベー
ス、領域１２をエミッタとせる寄生縦型のＮＰＮ型バイ
ポーラトランジスタＱ１１と、基板１と領域１５との間
に於ける基板１をコレクタ、領域１１をベース、領域１
５をエミッタとせる寄生縦型のＮＰＮ型バイポーラトラ
ンジスタＱ１２とを有し、而してトランジスタＱ２１及
びＱ２２のベースが基板１によってトランジスタＱ１１
及びＱ１２のコレクタに接続され、コレクタが領域１１
によってトランジスタＱ１１及びＱ１２のベースに接続
されていることにより、トランジスタＱ２１及びＱ１１
、Ｑ２１及びＱ１２、Ｑ２２及びＱ１１、及びＱ２２及
びＱ１２による４つのサイリスタを構成している寄生バ
イポーラトランジスタ回路が構成されているものである
一方相補型ＭＩＳ回路装置Ｕｉが第４図にて上述せるイ
ンバータ回路構成を有し、従って領域１６には電源線Ｖ
Ｄに与えられる電位ＶＤが、領域１７には出力線０に得
られる論理出力ＶＯの「１」及び「０」の電位従って電
位ＶＤ及び電源縁ＶＳに与えられる電位ＶＳが、領域１
２には電位ＶＳが、領域１３には出力線Ｏに得られる論
理出力ＶＯの電位従ってＶＤ及びＶＳが与えられている
ので、例えば半導体基板１の素子形成領域Ａ１ｉ及びＡ
２ｉ間の領域従ってトランジスタＱ２１及びＱ２２のベ
ースに外部雑音が誘起される等によって、トランジスタ
Ｑ２１及びＱ２２の何れか一方又は双方かオンした場合
、領域１６及び１７の何れか一方又は双方よりトランジ
スタＱ２１及びＱ２２の何れか一方又は双方を通じてト
ランジスタＱ１１及びＱ１２の何れか一方又は双方のベ
ースに電流が流れてそれ等トランジスタＱ１１及びＱ１
２の何れか一方又は双方がオンし、依って上述せるトラ
ンジスタＱ２１及びＱ１１；Ｑ２１及びＱ１２ｌ；及び
Ｑ２２及びＱ１１による５つのサイリスタの少くとも１
つがオンし、相補型ＭＩＳ回路装置Ｕｉが機能しなくな
るものである。
域Ａ１ｉ及びＡ２ｉの内側間間隔ＤＡが小であるとすれ
ば、第４図に示す如く、Ｐチャンネル型のＭＩＳトラン
ジスタＭ２ｉを構成せる半導体領域１６とＮチャンネル
型のＭＩＳトランジスタＭ１ｉを構成せる半導体領域１
１との間に於 ・ける領域１６をエミッタ、半
導体基板１をベース、領域１１をコレクタとせる寄生横
型のＰＮＰ型バイポーラトランジスタＱ２１と、領域１
６と領域１１との間に於ける領域１７をエミッタ、半導
体基板１をベース、領域１１をコレクタとせる寄生横型
のＰＮＰ型バイポーラトランジスタＱ２２と、半導体基
板１とＭＩＳトランジスメＭ１ｉを構成せる領域１２と
の間に於ける半導体基板１をコレクタ、領域１１をベー
ス、領域１２をエミッタとせる寄生縦型のＮＰＮ型バイ
ポーラトランジスタＱ１１と、基板１と領域１５との間
に於ける基板１をコレクタ、領域１１をベース、領域１
５をエミッタとせる寄生縦型のＮＰＮ型バイポーラトラ
ンジスタＱ１２とを有し、而してトランジスタＱ２１及
びＱ２２のベースが基板１によってトランジスタＱ１１
及びＱ１２のコレクタに接続され、コレクタが領域１１
によってトランジスタＱ１１及びＱ１２のベースに接続
されていることにより、トランジスタＱ２１及びＱ１１
、Ｑ２１及びＱ１２、Ｑ２２及びＱ１１、及びＱ２２及
びＱ１２による４つのサイリスタを構成している寄生バ
イポーラトランジスタ回路が構成されているものである
一方相補型ＭＩＳ回路装置Ｕｉが第４図にて上述せるイ
ンバータ回路構成を有し、従って領域１６には電源線Ｖ
Ｄに与えられる電位ＶＤが、領域１７には出力線０に得
られる論理出力ＶＯの「１」及び「０」の電位従って電
位ＶＤ及び電源縁ＶＳに与えられる電位ＶＳが、領域１
２には電位ＶＳが、領域１３には出力線Ｏに得られる論
理出力ＶＯの電位従ってＶＤ及びＶＳが与えられている
ので、例えば半導体基板１の素子形成領域Ａ１ｉ及びＡ
２ｉ間の領域従ってトランジスタＱ２１及びＱ２２のベ
ースに外部雑音が誘起される等によって、トランジスタ
Ｑ２１及びＱ２２の何れか一方又は双方かオンした場合
、領域１６及び１７の何れか一方又は双方よりトランジ
スタＱ２１及びＱ２２の何れか一方又は双方を通じてト
ランジスタＱ１１及びＱ１２の何れか一方又は双方のベ
ースに電流が流れてそれ等トランジスタＱ１１及びＱ１
２の何れか一方又は双方がオンし、依って上述せるトラ
ンジスタＱ２１及びＱ１１；Ｑ２１及びＱ１２ｌ；及び
Ｑ２２及びＱ１１による５つのサイリスタの少くとも１
つがオンし、相補型ＭＩＳ回路装置Ｕｉが機能しなくな
るものである。
然し乍ら、第１図及び第２図にて上達せる装置の場合、
領域Ａ１ｉ及びＡ２ｉの内側間間隔ＤＡがパッドＸを挾
む長い長さを有するので、上述せる如くに相補型ＮＩＳ
回路装置Ｕｉが機能しなくなる懼れを有しないものであ
る。
領域Ａ１ｉ及びＡ２ｉの内側間間隔ＤＡがパッドＸを挾
む長い長さを有するので、上述せる如くに相補型ＮＩＳ
回路装置Ｕｉが機能しなくなる懼れを有しないものであ
る。
然し乍ら第１図及び第２図にて上述せる装置の場合、パ
ッドＸの数を多く要し、この為相隣るパッドＸ間間隔が
小となって、領域２３に領域Ｆを具備せしめ得なくなれ
ば、領域２５を外部接続部形成領絨とし、而して基板１
にその領域２５と主回路形成領域４との間に入出力回路
形成領域を具備せしめ、而してその領域に上述せる領域
Ｆを具備せしめることによるものである。
ッドＸの数を多く要し、この為相隣るパッドＸ間間隔が
小となって、領域２３に領域Ｆを具備せしめ得なくなれ
ば、領域２５を外部接続部形成領絨とし、而して基板１
にその領域２５と主回路形成領域４との間に入出力回路
形成領域を具備せしめ、而してその領域に上述せる領域
Ｆを具備せしめることによるものである。
而して斯くすれば、相補型ＭＩＳ回路装置Ｕｉが上述せ
る如くに機能しないことにならない様にする為に、領域
Ｆが大なる面積を要することになり、従って基板１従っ
て装置の全体が大面積化するものである。
る如くに機能しないことにならない様にする為に、領域
Ｆが大なる面積を要することになり、従って基板１従っ
て装置の全体が大面積化するものである。
依って本発明は第１図及び第２図にて上述せる構成を基
礎とするも、そしてパッドＸの数を多く要し、この為パ
ッドＸ間間隔が小となり、依って上述せる如く基板１に
入出力回路形成領域を領域２３及び４間に具備せしめ、
そしてその領域に領域Ｆを具備せしめるとしても、その
領域Ｆ従って全体の装置が大面積化することのない新規
な相補型ＭＩＳ回路装置を提案せんとするもので、以下
詳述する所より明らかとなるであろう。
礎とするも、そしてパッドＸの数を多く要し、この為パ
ッドＸ間間隔が小となり、依って上述せる如く基板１に
入出力回路形成領域を領域２３及び４間に具備せしめ、
そしてその領域に領域Ｆを具備せしめるとしても、その
領域Ｆ従って全体の装置が大面積化することのない新規
な相補型ＭＩＳ回路装置を提案せんとするもので、以下
詳述する所より明らかとなるであろう。
第５図及び第６図は本発明による相補型ＭＩＳ回路装置
の一例を示し、第１図及び第２図との対応部分には同一
符号を附して詳細説明はこれを省略するも、外部接続部 形成兼出力回路形成領域（２３）を外部接続部形成領域
とし、第１図及び 第２図にて上述せる構成に於て、半導体基板に領域（２
）及び（４）間に於て入出力回路形成領域（３）を設け
、而してその領域（３）に領域Ｆを具備せしめ、そして
その領域に於ける素子形成領域Ａ１３、Ａ１２、Ａ１１
、Ａ２１、Ａ２２及びＡ２３をそれ等の順に順次配列し
、而して第３図にて上述せる回路が構成される如く接続
することを 除いては第１図及び第２図の場合を同様の構成を有する
。
の一例を示し、第１図及び第２図との対応部分には同一
符号を附して詳細説明はこれを省略するも、外部接続部 形成兼出力回路形成領域（２３）を外部接続部形成領域
とし、第１図及び 第２図にて上述せる構成に於て、半導体基板に領域（２
）及び（４）間に於て入出力回路形成領域（３）を設け
、而してその領域（３）に領域Ｆを具備せしめ、そして
その領域に於ける素子形成領域Ａ１３、Ａ１２、Ａ１１
、Ａ２１、Ａ２２及びＡ２３をそれ等の順に順次配列し
、而して第３図にて上述せる回路が構成される如く接続
することを 除いては第１図及び第２図の場合を同様の構成を有する
。
以上が本発明による相補型ＭＩＳ
回路装置の一例構成であるが、斯る構
成によれば、それが上述せる事項を除いては第１図及び
第２図の場合を同様であるので、詳細説明はこれを省略
するも、装置Ｕ１の領域１１及びＡ２１間間隔のみを大
とし置きさえすれば、装置Ｕｉの領域Ａ１及びＡ２ｉ間
間隔が大であるので、前述せる如くに装置Ｕｉが機能し
なくなる懼 れがなくなり、又それでいて領域下の面積従って装置全
体が大面積化され ることがないという大なる特徴を有す るものである。
第２図の場合を同様であるので、詳細説明はこれを省略
するも、装置Ｕ１の領域１１及びＡ２１間間隔のみを大
とし置きさえすれば、装置Ｕｉの領域Ａ１及びＡ２ｉ間
間隔が大であるので、前述せる如くに装置Ｕｉが機能し
なくなる懼 れがなくなり、又それでいて領域下の面積従って装置全
体が大面積化され ることがないという大なる特徴を有す るものである。
第１図は従来の相補型ＭＩＳ回路装置の要部の平面図、
第２図はその縦断面図、第３図はインバータ回路構成を
示す接続図。第４図は寄生バイポーラトランジスタ回路
を示す接続図、第５図は本発明による相補型ＭＩＳ回路
装置の一例を示す略線的平面図、第６図はその縦断面図
である。 図中１は基板、２、３Ｆ、Ａ１ｉ及びＡ２ｉは領域、１
１、１２、１３、１６及び１７は半導体領域、１４及び
１８は絶縁層、１５及び１９は導電性層を示す。 出願人 日本電信電話公社 代理人 弁理士 田中正治
第２図はその縦断面図、第３図はインバータ回路構成を
示す接続図。第４図は寄生バイポーラトランジスタ回路
を示す接続図、第５図は本発明による相補型ＭＩＳ回路
装置の一例を示す略線的平面図、第６図はその縦断面図
である。 図中１は基板、２、３Ｆ、Ａ１ｉ及びＡ２ｉは領域、１
１、１２、１３、１６及び１７は半導体領域、１４及び
１８は絶縁層、１５及び１９は導電性層を示す。 出願人 日本電信電話公社 代理人 弁理士 田中正治
Claims (1)
- 【特許請求の範囲】 第１の導電型を有する半導体基板を有し、該半導体基板
は複数ｎ個の第１、第２、………第ｎの素子形成領域Ａ
１１、Ａ１２、………Ａ１ｎと複数ｎ個の第１、第２、
………第ｎの素子形成領域Ａ２１、Ａ２２、………Ａ２
ｎとを有する相補波ＭＩＳ回路形成領域を具備し、 該相補型ＭＩＳ回路形成領域を用いて、ｎ個の第１のチ
ャンネル型の第１、第２、………第ｎのＭＩＳ電界効果
トランジスタＭ１１、Ｍ１２、………Ｍ１ｎとｎ個の第
１のチャンネル型とは逆の第２のチャンネル型の第１、
第２、第３、………第ｎのＭＩＳ電界効果トランジスタ
Ｍ２１、Ｍ２２、………Ｍ２ｎとを含む相補型ＭＩＳ回
路装置が構成され、 上記第１のチャンネル型の第ｉのＭＩＳ電界効果トラン
ジスタＭ１ｉは、上記第ｉの素子形成領域Ａ１ｉ内にそ
の主面側より形成された第１の導電壁とは逆の第２の導
電型を有する第１の半導体領域と、該第１の半導体領域
Ａ１ｉ内に上記主面側より形成された第１の導電型を有
する第２及び第３の半導体領域と、上記第１の素子形成
領域Ａ１ｉの主面の上記第２及び第３の半導体領域間の
領域上に形成された第１の絶縁層と、該第１の絶縁層上
に形成された第１の導電性層とを含んで上記第１の素子
形成領域Ａ１ｉを用いて構成され、 上記第２のチャンネル型の第１のＭＩＳ電界効果トラン
ジスタＭ２ｉは、上記第１の素子形成領域Ａ２ｉ内にそ
の主面側より形成された第２の導電型を有する第４及び
、第５の半導体領域と、上記第１の素子形成領域Ａ２ｉ
の主面の上記第４及び第５の半導体領域間の領域上に形
成された第２の絶縁層と、該第２の絶縁層上に形成され
た第２の導電性層とを含んで上記第１の素子形成領域Ａ
２ｉを用いて構成され、 上記第１のチャンネル型の第１のＭＩＳ電界効果トラン
ジスタＭ１ｉと上記第２のチャンネル型の第１のＭＩＳ
電界効果トランジスタＭ２ｉトが第１段目の相補型ＭＩ
Ｓ回路Ｕｉを構成すべく直列に接続され、 上記相補型ＭＩＳ回路Ｕ１、Ｕ２、・・・・・・ＵＮが
それ等の順に縦続接続されてなる相補型ＭＩＳ回路装置
に於て、 上記素子形成領域Ａ１ｎ、Ａ１（ｎ−１）、・・・・・
・・・・Ａ２、Ａ１、Ａ２１、Ａ２２、・・・・・・Ａ
２ｎがそれ等の順に順次配列されてなる事を特徴とする
相補型ＭＩＳ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105831A JPS587857A (ja) | 1981-07-06 | 1981-07-06 | 相補型ｍｉｓ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105831A JPS587857A (ja) | 1981-07-06 | 1981-07-06 | 相補型ｍｉｓ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587857A true JPS587857A (ja) | 1983-01-17 |
Family
ID=14417988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105831A Pending JPS587857A (ja) | 1981-07-06 | 1981-07-06 | 相補型ｍｉｓ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60121760A (ja) * | 1983-12-06 | 1985-06-29 | Nec Corp | 相補型半導体集積回路装置 |
-
1981
- 1981-07-06 JP JP56105831A patent/JPS587857A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60121760A (ja) * | 1983-12-06 | 1985-06-29 | Nec Corp | 相補型半導体集積回路装置 |
| JPH0234467B2 (ja) * | 1983-12-06 | 1990-08-03 | Nippon Electric Co |
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