JPS5944786B2 - 相補型ｍｉｓ回路装置 - Google Patents
相補型ｍｉｓ回路装置Info
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- JPS5944786B2 JPS5944786B2 JP56105829A JP10582981A JPS5944786B2 JP S5944786 B2 JPS5944786 B2 JP S5944786B2 JP 56105829 A JP56105829 A JP 56105829A JP 10582981 A JP10582981 A JP 10582981A JP S5944786 B2 JPS5944786 B2 JP S5944786B2
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- 239000004065 semiconductor Substances 0.000 claims description 129
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- 239000000758 substrate Substances 0.000 claims description 33
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- 238000010586 diagram Methods 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Description
【発明の詳細な説明】
本発明は相補型ＭＩＳ回路装置の改良に関する。
相補型ＭＩＳ回路装置として従来、以下述べる構成を有
するものが提案されている。即ち、第１図及び第２図に
示す如く、例えばＮ型の半導体基板１を有する。
するものが提案されている。即ち、第１図及び第２図に
示す如く、例えばＮ型の半導体基板１を有する。
半導体基板１は、素子形成領域Ａ１及びＡ２を有する相
補型ＭＩＳ回路形成領域Ｆを具備する。
補型ＭＩＳ回路形成領域Ｆを具備する。
而して相補型ＭｌＳ回路形成領域Ｆを用いて例えばＮチ
ヤンネル型のＭＩＳ電界効果トランジスタＭ１とＰチヤ
ンネル型のＭＩＳ電界効果トランジスタＭ２とを含む相
補型ＭＩＳ回路装置Ｕが構成されている。この場合、Ｎ
チヤンネル型のＭＩＳ電界効果トランジスタＭ１は、領
域Ｆが有する素子形成領域Ａ１内にその主面側よ）形成
されたＰ型の半導体領域１１と、その半導体領域１１内
にその主面側よシ形成されたソース領域及びドレイン領
域としてのＮ型の半導体領域１２及び１３と、半導体領
域１１の主面の半導体領域１２及び１３間のチヤンネル
領域としての領域上に形成されたゲート用絶縁層として
の絶縁層１４とその絶縁層１４上に形成されたゲート電
極としての導電性層１５とを含んで、領域Ａ１を用いて
構成されている。
ヤンネル型のＭＩＳ電界効果トランジスタＭ１とＰチヤ
ンネル型のＭＩＳ電界効果トランジスタＭ２とを含む相
補型ＭＩＳ回路装置Ｕが構成されている。この場合、Ｎ
チヤンネル型のＭＩＳ電界効果トランジスタＭ１は、領
域Ｆが有する素子形成領域Ａ１内にその主面側よ）形成
されたＰ型の半導体領域１１と、その半導体領域１１内
にその主面側よシ形成されたソース領域及びドレイン領
域としてのＮ型の半導体領域１２及び１３と、半導体領
域１１の主面の半導体領域１２及び１３間のチヤンネル
領域としての領域上に形成されたゲート用絶縁層として
の絶縁層１４とその絶縁層１４上に形成されたゲート電
極としての導電性層１５とを含んで、領域Ａ１を用いて
構成されている。
又Ｐチヤンネル型のＭｌＳ電界効果トランジスタＭ２は
、領域Ｆが有する素子形成領域Ａ２内にその主面側よ）
形成されたソース領域及びドレイン領域としてのＰ型の
半導体領域１６及び１７と、領域Ａ２の主面の半導体領
域１６及び１７間のチヤンネル領域としての領域上に形
成されたゲート用絶縁層として絶縁層１８と、その絶縁
層１８上に形成されたゲート電極としての導電性１−１
９とを含んで、領域Ａ２を用いて構成されている。而し
てＮチヤンネル型のＭＩＳ電界効果トランジスタＭ１を
構成せる半導体領域１３とＰチヤンネル型のＭｌＳ電界
効果トランジスタＭ２を構成せる半導体領域１７とが導
電囲層２０にて互に連結されて出力線０に導出され、ト
ランジスタＭ２を構成せる半導体領域１６が半導体基板
１と共に電源線ＶＤに接続され、トランジスタＭ１を構
成せる半導体領域１２が半導体領域１１と共に電源線Ｖ
Ｄと対をなす電源線Ｓに接続され、トランジスタＭ１を
構成せる導電性層１５とトランジスタＭ２を構成せる導
電性層１９とが導電性層２１にて連結されて入力線に導
出され、依つて相補型ＭＩＳ回路装置Ｕが第３図に示す
如くＮチヤンネル型のＭＩＳ電界効果トランジスタＭ１
とＮチヤンネル型の電界効果トランジスタＭ２とがそれ
等のドレインをして互に接続して直列に接続され、その
Ｐチヤンネル型のトランジスタＭ２のソースが電源線Ｖ
Ｄに、Ｎチヤンネル型のトランジスタＭ１のソースが電
源線ＶＳに接続され、而して両トランジスタＭ１及びＭ
２のゲートが互に接続されて入力線に、両トランジスタ
Ｍ１及びＭ２のドレインの接続中点が出力線０に導出さ
れ、入力線１に、２値表示で「１」（電源線ＶＤに与え
られる電位Ｖ。と略々等しい高電位で意味づけられてい
る）及び「０」（電源線Ｄに与えられている電位８と略
々等して低電位で意味づけられている）をとる論理入力
「１」で与えられた場合、トランジスタＭ１及びＭ２が
夫々オン及びオフして、出力線０に論理出力が「０」を
とつて得られ、入力線１に論理入力が「０」で与えられ
た場合、トランジスタＭ１及びＭ２が夫々オフ及びオン
して出力線０に論理出力が「１」をとつて得られる様に
なされてなるインバータ回路構成を有する。以上が従来
提案されている相補型ＭＩＳ回路装置の構成による場合
、・相補型ＭＩＳ回路形成領域Ｆに大なる面積を要する
ものであつた。その理由は次の通シである。即ち、相補
型ＭＩＳ回路形成領域Ｆに於ては、Ｎチヤンネル型のＭ
ＩＳトランジスタＭ１を構成せる素子形成領域Ａ１とＰ
チヤンネル型のＭＩＳトランジスタＭ２を構成せる素子
形成領域Ａ１とが近接している場合、第４図に示す如く
、Ｐチヤンネル型のＭｌＳトランジスタＭ２を構成せる
半導体領域１６とＮチヤンネル型のＭｌＳトランジスタ
Ｍ１を構成せる半導体領域１１との間に於ける領域１６
をエミツタ、半導体基板１をベース、領域１１をコレク
タとせる寄生横型のＰＮＰ型パイポーラトランジスタＱ
２ｌと、領域１６と領域１１との間に於ける領域１７を
エミツタ、半導体基板１をベース、領域１１をコレクタ
とせる寄生横型のＰＮＰ型バイポーラトランジスタＱ２
２と、半導体基板１とＭＩＳトランジスタＭ１を構成せ
る領域１２との間に於ける半導体基板１をコレクタ、領
域１１をペース、領域１２をエミツタとせる寄生縦型の
ＮＰＮ型バイポーラトランジスタＱｌｌと、基板１と領
域１３との間に於ける基板１をコレクタ、領域１１をベ
ース、領域１３をエミツタとせる寄生縦型のＮＰＮ型パ
イポーラトランジスタＱｌ２とを有し、而してトランジ
スタＱ２ｌ及びＱ２２のベースが基板１によつてトラン
ジスタＱｌｌ及びＱｌ２のコレクタに接続され、コレク
タが領域１１によつてトランジスタＱｌｌ及びＱｌ２の
ベースに接続されていることによシ、トランジスタＱ２
ｌ及びＱｌｌ，Ｑ２ｌ及びＱｌ２，Ｑ２２及びＱｌＬ及
びＱ２２及びＱｌ２による４つのサイリスタを構成して
寄生バイポーラトランジスタ回路が構成されるものであ
る。
、領域Ｆが有する素子形成領域Ａ２内にその主面側よ）
形成されたソース領域及びドレイン領域としてのＰ型の
半導体領域１６及び１７と、領域Ａ２の主面の半導体領
域１６及び１７間のチヤンネル領域としての領域上に形
成されたゲート用絶縁層として絶縁層１８と、その絶縁
層１８上に形成されたゲート電極としての導電性１−１
９とを含んで、領域Ａ２を用いて構成されている。而し
てＮチヤンネル型のＭＩＳ電界効果トランジスタＭ１を
構成せる半導体領域１３とＰチヤンネル型のＭｌＳ電界
効果トランジスタＭ２を構成せる半導体領域１７とが導
電囲層２０にて互に連結されて出力線０に導出され、ト
ランジスタＭ２を構成せる半導体領域１６が半導体基板
１と共に電源線ＶＤに接続され、トランジスタＭ１を構
成せる半導体領域１２が半導体領域１１と共に電源線Ｖ
Ｄと対をなす電源線Ｓに接続され、トランジスタＭ１を
構成せる導電性層１５とトランジスタＭ２を構成せる導
電性層１９とが導電性層２１にて連結されて入力線に導
出され、依つて相補型ＭＩＳ回路装置Ｕが第３図に示す
如くＮチヤンネル型のＭＩＳ電界効果トランジスタＭ１
とＮチヤンネル型の電界効果トランジスタＭ２とがそれ
等のドレインをして互に接続して直列に接続され、その
Ｐチヤンネル型のトランジスタＭ２のソースが電源線Ｖ
Ｄに、Ｎチヤンネル型のトランジスタＭ１のソースが電
源線ＶＳに接続され、而して両トランジスタＭ１及びＭ
２のゲートが互に接続されて入力線に、両トランジスタ
Ｍ１及びＭ２のドレインの接続中点が出力線０に導出さ
れ、入力線１に、２値表示で「１」（電源線ＶＤに与え
られる電位Ｖ。と略々等しい高電位で意味づけられてい
る）及び「０」（電源線Ｄに与えられている電位８と略
々等して低電位で意味づけられている）をとる論理入力
「１」で与えられた場合、トランジスタＭ１及びＭ２が
夫々オン及びオフして、出力線０に論理出力が「０」を
とつて得られ、入力線１に論理入力が「０」で与えられ
た場合、トランジスタＭ１及びＭ２が夫々オフ及びオン
して出力線０に論理出力が「１」をとつて得られる様に
なされてなるインバータ回路構成を有する。以上が従来
提案されている相補型ＭＩＳ回路装置の構成による場合
、・相補型ＭＩＳ回路形成領域Ｆに大なる面積を要する
ものであつた。その理由は次の通シである。即ち、相補
型ＭＩＳ回路形成領域Ｆに於ては、Ｎチヤンネル型のＭ
ＩＳトランジスタＭ１を構成せる素子形成領域Ａ１とＰ
チヤンネル型のＭＩＳトランジスタＭ２を構成せる素子
形成領域Ａ１とが近接している場合、第４図に示す如く
、Ｐチヤンネル型のＭｌＳトランジスタＭ２を構成せる
半導体領域１６とＮチヤンネル型のＭｌＳトランジスタ
Ｍ１を構成せる半導体領域１１との間に於ける領域１６
をエミツタ、半導体基板１をベース、領域１１をコレク
タとせる寄生横型のＰＮＰ型パイポーラトランジスタＱ
２ｌと、領域１６と領域１１との間に於ける領域１７を
エミツタ、半導体基板１をベース、領域１１をコレクタ
とせる寄生横型のＰＮＰ型バイポーラトランジスタＱ２
２と、半導体基板１とＭＩＳトランジスタＭ１を構成せ
る領域１２との間に於ける半導体基板１をコレクタ、領
域１１をペース、領域１２をエミツタとせる寄生縦型の
ＮＰＮ型バイポーラトランジスタＱｌｌと、基板１と領
域１３との間に於ける基板１をコレクタ、領域１１をベ
ース、領域１３をエミツタとせる寄生縦型のＮＰＮ型パ
イポーラトランジスタＱｌ２とを有し、而してトランジ
スタＱ２ｌ及びＱ２２のベースが基板１によつてトラン
ジスタＱｌｌ及びＱｌ２のコレクタに接続され、コレク
タが領域１１によつてトランジスタＱｌｌ及びＱｌ２の
ベースに接続されていることによシ、トランジスタＱ２
ｌ及びＱｌｌ，Ｑ２ｌ及びＱｌ２，Ｑ２２及びＱｌＬ及
びＱ２２及びＱｌ２による４つのサイリスタを構成して
寄生バイポーラトランジスタ回路が構成されるものであ
る。
一方相補型ＭｌＳ回路形成領域Ｆに構成せる相補型ＭＩ
Ｓ回路装置Ｕが第３図にて上述せるインバータ回路構成
を有し、従つて領域１６には電源線ＶＤに与えられる電
位Ｖ。
Ｓ回路装置Ｕが第３図にて上述せるインバータ回路構成
を有し、従つて領域１６には電源線ＶＤに与えられる電
位Ｖ。
が、領域１７には出力線０に得られる論理出力Ｖ。の「
１」及び「０」の電位従つて電位Ｖ。及び電源線ＶＳに
与えられる電位Ｖｓが、領域１２には電位８が、領域１
３には点力線０に得られる論理出力。の電位従つてＶ。
及びＶｓが与えられているので、例えば半導体基板１の
素子形成領域Ａ１及びＡ２間の領域従つてトランジスタ
Ｑ２ｌ及びＱ２２のベースに外部雑音が誘起される等に
よつて、トランジスタＱ２ｌ及びＱ２２の何れか一方又
は双方がオンした場合、領域１６及び１７の何れか一方
又は双方よ勺トランジスタＱ２ｌ及びＱ２２の何れか一
方又は双方を通じてトランジスタＱｌｌ及びＱｌ２の何
れか一方又は双方のベースに電流が流れてそれ等トラン
ジスタＱｌｌ及びＱｌ２の何れか一方又は双方がオンし
、依つて上述せるトランジスタＱ２ｌ及びＱｌｌ；Ｑ２
ｌ及びＱｌ２；及びＱ２２及びＱｌｌによる３つのサイ
リスタの少くとも１つがオンし、相補型ＭＩＳ回路装置
Ｕが機能しなくなるものである。而してこれを回避する
には、トランジスタＱ２ｌ及びＱ２２が実質的に構成さ
れない様に、トランジスタＱ２ｌでみるときそのペース
を構成せる半導体基板１の領域１６及び１１間の領域の
長さＤ，を、又トランジスタＱ２２でみるときそのベー
スを構成せる半導体基板１の領域１７及び１１間の領域
の長さＤ，を十分大とすべく、素子形成領域Ａ１及びＡ
２間の内側間間隔ＤＡを十分大とするか、又はトランジ
スタＱ２ｌ及びＱ２２が実質的に構成されるとしても、
それ等トランジスタＱ２ｌ及びＱ２２がそれ等のエミツ
タ一接地電流利得（これ等を夫々β２１及びβ，，とす
る）をして十分小であシ、従つてこの小なる電流利得β
２，及びβ２２を有するトランジスタＱ２ｌ及びＱ２２
がオンしてこれ等に流れる電流がトランジスタＱｌｌ及
びＱｌ２のベースに流入されてもトランジスタＱｌｌ及
びＱｌ２がオンするに至らないに十分であるという様に
、トランジスタＱｌｌ及びＱｌ２のエミツタ接地電流利
得（これ等を夫々βＩ及びβ１２とする）の考慮の下に
、トランジスタＱ２ｌでみるとき上述せる長さＤ１を、
トランジスタＱ２２でみるとき上述せる長さＤ！を大と
すべく、上述せる間隔へを大とするを要するものである
。
１」及び「０」の電位従つて電位Ｖ。及び電源線ＶＳに
与えられる電位Ｖｓが、領域１２には電位８が、領域１
３には点力線０に得られる論理出力。の電位従つてＶ。
及びＶｓが与えられているので、例えば半導体基板１の
素子形成領域Ａ１及びＡ２間の領域従つてトランジスタ
Ｑ２ｌ及びＱ２２のベースに外部雑音が誘起される等に
よつて、トランジスタＱ２ｌ及びＱ２２の何れか一方又
は双方がオンした場合、領域１６及び１７の何れか一方
又は双方よ勺トランジスタＱ２ｌ及びＱ２２の何れか一
方又は双方を通じてトランジスタＱｌｌ及びＱｌ２の何
れか一方又は双方のベースに電流が流れてそれ等トラン
ジスタＱｌｌ及びＱｌ２の何れか一方又は双方がオンし
、依つて上述せるトランジスタＱ２ｌ及びＱｌｌ；Ｑ２
ｌ及びＱｌ２；及びＱ２２及びＱｌｌによる３つのサイ
リスタの少くとも１つがオンし、相補型ＭＩＳ回路装置
Ｕが機能しなくなるものである。而してこれを回避する
には、トランジスタＱ２ｌ及びＱ２２が実質的に構成さ
れない様に、トランジスタＱ２ｌでみるときそのペース
を構成せる半導体基板１の領域１６及び１１間の領域の
長さＤ，を、又トランジスタＱ２２でみるときそのベー
スを構成せる半導体基板１の領域１７及び１１間の領域
の長さＤ，を十分大とすべく、素子形成領域Ａ１及びＡ
２間の内側間間隔ＤＡを十分大とするか、又はトランジ
スタＱ２ｌ及びＱ２２が実質的に構成されるとしても、
それ等トランジスタＱ２ｌ及びＱ２２がそれ等のエミツ
タ一接地電流利得（これ等を夫々β２１及びβ，，とす
る）をして十分小であシ、従つてこの小なる電流利得β
２，及びβ２２を有するトランジスタＱ２ｌ及びＱ２２
がオンしてこれ等に流れる電流がトランジスタＱｌｌ及
びＱｌ２のベースに流入されてもトランジスタＱｌｌ及
びＱｌ２がオンするに至らないに十分であるという様に
、トランジスタＱｌｌ及びＱｌ２のエミツタ接地電流利
得（これ等を夫々βＩ及びβ１２とする）の考慮の下に
、トランジスタＱ２ｌでみるとき上述せる長さＤ１を、
トランジスタＱ２２でみるとき上述せる長さＤ！を大と
すべく、上述せる間隔へを大とするを要するものである
。
因みに上述せる長さＤ１及びＤ！に対するエミツタ接地
電流利得β２］及びβ！！の関係が、一般のバイポーラ
トランジスタの場合に準じて、第５図に示す如くに得ら
れるものとした場合、トランジスタＱｌｌ及びＱｌ２が
それ等のエミツタ接地電流利得β及びβ１２をして例え
ば２００であるとすれば、 トランジスタＱ２ｌ及びＱ
２２がそれ等のエミツタ接地電流利得β！ｌ及びβ小を
して０．０５以下であるべく上述せる長さＤ１及びＤ２
を１５０μｍ以上とするを要するものである。この為、
即ち上述せる如く上述せる長さＤ１及びＤ！を大とする
を要する為、相補型ＭＩＳ回路形成領域Ｆに大なる面積
を要するものであつた。
電流利得β２］及びβ！！の関係が、一般のバイポーラ
トランジスタの場合に準じて、第５図に示す如くに得ら
れるものとした場合、トランジスタＱｌｌ及びＱｌ２が
それ等のエミツタ接地電流利得β及びβ１２をして例え
ば２００であるとすれば、 トランジスタＱ２ｌ及びＱ
２２がそれ等のエミツタ接地電流利得β！ｌ及びβ小を
して０．０５以下であるべく上述せる長さＤ１及びＤ２
を１５０μｍ以上とするを要するものである。この為、
即ち上述せる如く上述せる長さＤ１及びＤ！を大とする
を要する為、相補型ＭＩＳ回路形成領域Ｆに大なる面積
を要するものであつた。
以上が上述せる従来の相補型ＭＩＳ回路装置の構成の場
合、その相補型ＭＩＳ回路形成領域Ｆに大なる面積を要
するものであつた理由である。従つて上述せる従来の相
補型ＭＩＳ回路装置の構成の場合、相補型ＭＩＳ回路形
成領域Ｆに大なる面積を要し、この為半導体基板１従つ
て相補型ＭＩＳ回路装置が全体として大面積を有するも
のになるという欠点を有していた。依つて本発明は上述
せる欠点を有しない新規な相補型ＭＩＳ回路装置を提案
せんとするもので、以下詳述する所よ）明らかとなるで
あろう。
合、その相補型ＭＩＳ回路形成領域Ｆに大なる面積を要
するものであつた理由である。従つて上述せる従来の相
補型ＭＩＳ回路装置の構成の場合、相補型ＭＩＳ回路形
成領域Ｆに大なる面積を要し、この為半導体基板１従つ
て相補型ＭＩＳ回路装置が全体として大面積を有するも
のになるという欠点を有していた。依つて本発明は上述
せる欠点を有しない新規な相補型ＭＩＳ回路装置を提案
せんとするもので、以下詳述する所よ）明らかとなるで
あろう。
第６図及び第７図には本発明による相補型ＭＩＳ回路装
置の一例を示し、第１及び第２図との対応部分には同一
符号を附して詳細説明はこれを省略するも、半導体基板
１は、例えばＮ型の半導体基板２１と、その半導体基板
本体２１上に形成された半導体基板本体２１に比し高い
不純物濃度を有するＮ型の半導体層２２と、その半導体
層２２上に形成されたＰ型の半導体層２３とを有する。
而してＮチヤンネル型のＭＩＳ電界効果トランジスタＭ
１が、素子形成領域Ａ１に於ける半導体層２３内に、そ
の主面側よシ形成されたその領域に比し不純物濃度を有
するＰ型の半導体領域１１と、その半導体領域、ツース
領域及びドレイン領域としてのＮ型の半導体領域１２及
び１３と、半導体領域１１の主面の半導体領域１２及び
１３間の領域上に形成されたゲート用絶縁層としての絶
縁層１４と、その絶縁層１４上に形成されたゲート電極
としての導電性層１５とを含んで、素子形成領域Ａ１を
用いて構成されている。一方素子形成領域Ａ２に於ける
半導体層２３の領域内にその主面側ようその領域に比し
高い不純物濃度を有するＰ型を有する環状の半導体領域
３１が形成されている。
置の一例を示し、第１及び第２図との対応部分には同一
符号を附して詳細説明はこれを省略するも、半導体基板
１は、例えばＮ型の半導体基板２１と、その半導体基板
本体２１上に形成された半導体基板本体２１に比し高い
不純物濃度を有するＮ型の半導体層２２と、その半導体
層２２上に形成されたＰ型の半導体層２３とを有する。
而してＮチヤンネル型のＭＩＳ電界効果トランジスタＭ
１が、素子形成領域Ａ１に於ける半導体層２３内に、そ
の主面側よシ形成されたその領域に比し不純物濃度を有
するＰ型の半導体領域１１と、その半導体領域、ツース
領域及びドレイン領域としてのＮ型の半導体領域１２及
び１３と、半導体領域１１の主面の半導体領域１２及び
１３間の領域上に形成されたゲート用絶縁層としての絶
縁層１４と、その絶縁層１４上に形成されたゲート電極
としての導電性層１５とを含んで、素子形成領域Ａ１を
用いて構成されている。一方素子形成領域Ａ２に於ける
半導体層２３の領域内にその主面側ようその領域に比し
高い不純物濃度を有するＰ型を有する環状の半導体領域
３１が形成されている。
而してＰチヤンネル型のＭＩＳ電界効果トランジスタＭ
２が、素子形成領域Ａ２に於ける半導体層２３の領域の
半導体領域３１にて取囲まれた領域内に、その主面側よ
り半導体領域３１と連接して形成されたＮ型の半導体領
域３２と、その半導体領域３２内にその主面側よ）形成
されたソース領域及びドレイン領域としてのＰ型の半導
体領域１６及び１７と、半導体領域３２の主面の半導体
領域１６及び１７間の領域土に形成されたゲート用絶縁
層としての絶縁層１８と、その絶縁層１８上に形成され
たゲート電極としての導電性層１９を含んで、素子形成
領域Ａ２を用いて構成されている。
２が、素子形成領域Ａ２に於ける半導体層２３の領域の
半導体領域３１にて取囲まれた領域内に、その主面側よ
り半導体領域３１と連接して形成されたＮ型の半導体領
域３２と、その半導体領域３２内にその主面側よ）形成
されたソース領域及びドレイン領域としてのＰ型の半導
体領域１６及び１７と、半導体領域３２の主面の半導体
領域１６及び１７間の領域土に形成されたゲート用絶縁
層としての絶縁層１８と、その絶縁層１８上に形成され
たゲート電極としての導電性層１９を含んで、素子形成
領域Ａ２を用いて構成されている。
又第１図及び第２図にて土述せると同様に、Ｎチヤンネ
ル型のＭＩＳ電界効果トランジスタＭ１を構成せる半導
体領域１３とＰチヤンネル型のＭＩＳ電界効果トランジ
スタＭ２を構成せる半導体領域１７とが導電性層２０に
て互に連結されて出力線０に導出され、トランジスタＭ
２を構成せる半導体領域１６が電源線ＶＤに接続され、
トランジスタＭ１を構成せる半導体領域１２が電源線Ｖ
Ｄと対をなす電源線ＶＳに接続され、トランジスタＭ１
を構成せる導電性層１５とトランジスタＭ２を構成せる
導電性層１９とが導電性層２１にて連結されて入力線１
に導出され、依つて相補型ＭＩＳ回路装置Ｕが、第４図
に示す如くＮチヤンネル型のＭＩＳ電界効果トランジス
タＭ１とＮチヤンネル型の電界効果トランジスタＭ２と
がそれ等のドレインをして互に接続して直列に接続され
、そのＰチヤンネル型のトランジスタＭ２のソースが電
源線Ｄに、Ｎチヤンネル型のトランジスタＭ１のソース
が電源線Ｓに接続され、而して両トランジスタＭ１及び
Ｍ２のゲートが互に接続されて入力線１に、両トランジ
スタＭ１及びＭ２のドレインの接続中点が出力端０に導
出され、入力線１に、２値表示で「１」（電源線Ｄに与
えられる電位Ｖ。
ル型のＭＩＳ電界効果トランジスタＭ１を構成せる半導
体領域１３とＰチヤンネル型のＭＩＳ電界効果トランジ
スタＭ２を構成せる半導体領域１７とが導電性層２０に
て互に連結されて出力線０に導出され、トランジスタＭ
２を構成せる半導体領域１６が電源線ＶＤに接続され、
トランジスタＭ１を構成せる半導体領域１２が電源線Ｖ
Ｄと対をなす電源線ＶＳに接続され、トランジスタＭ１
を構成せる導電性層１５とトランジスタＭ２を構成せる
導電性層１９とが導電性層２１にて連結されて入力線１
に導出され、依つて相補型ＭＩＳ回路装置Ｕが、第４図
に示す如くＮチヤンネル型のＭＩＳ電界効果トランジス
タＭ１とＮチヤンネル型の電界効果トランジスタＭ２と
がそれ等のドレインをして互に接続して直列に接続され
、そのＰチヤンネル型のトランジスタＭ２のソースが電
源線Ｄに、Ｎチヤンネル型のトランジスタＭ１のソース
が電源線Ｓに接続され、而して両トランジスタＭ１及び
Ｍ２のゲートが互に接続されて入力線１に、両トランジ
スタＭ１及びＭ２のドレインの接続中点が出力端０に導
出され、入力線１に、２値表示で「１」（電源線Ｄに与
えられる電位Ｖ。
と略々等しい高電位で意味づけられている）及び「Ｏ」
（電源線ＶＤに与えられている電位Ｖｓ．！１．略々等
しい低電位で意味づけられている）をとる論理入力が「
１」で与えられた場合、トランジスタＭ１及びＭ２が夫
々オン及びオフして、出力線０に論理出力ＶＤが「Ｏ」
をとつて得られ、入力線１に論理入力が「０」で与えら
れた場合トランジスタＭ１及びＭ２が夫々オフ及びオン
して出力線０に論理出力。が「１」をとつて得られる様
になされてなるインバータ回路構成を有する。更にＭＩ
ＳトランジスタＭ２を構成せる半導体領域３２を取囲ん
でなる半導体領域３１が導電性層３３にて電源線ＶＳに
連続されている。
（電源線ＶＤに与えられている電位Ｖｓ．！１．略々等
しい低電位で意味づけられている）をとる論理入力が「
１」で与えられた場合、トランジスタＭ１及びＭ２が夫
々オン及びオフして、出力線０に論理出力ＶＤが「Ｏ」
をとつて得られ、入力線１に論理入力が「０」で与えら
れた場合トランジスタＭ１及びＭ２が夫々オフ及びオン
して出力線０に論理出力。が「１」をとつて得られる様
になされてなるインバータ回路構成を有する。更にＭＩ
ＳトランジスタＭ２を構成せる半導体領域３２を取囲ん
でなる半導体領域３１が導電性層３３にて電源線ＶＳに
連続されている。
以上が本発明による相補型ＭＩＳ回路装置の一例構成で
あるが、斯る構成によれば、領域１２をエミツタ、領域
１１にペース、半導体層２１〜２３をコレクタとせる寄
生縦型のＮＰＮ型バイポーラトランジスタＱｌ２（図示
せず）と、領域１３をエミツタ、領域１１をベース、半
導体層２１〜２３をコレクタとせる寄生縦型のＮＰＮ型
バイポーラトランジスタＱｌ３（図示せず）と、領域１
６をエミツタ、領域３２をベース、半導体層２３乃至領
域１１をコレクタせる寄生横型のＰＮＰ型バイポーラト
ランジスタＱｌ６と、領域１７をエミツタ、領域３２を
ベース、半導体層２３乃至領域１１をコレクタとせる寄
生横型のＰＮＰ型バイポーラトランジスタＱｌ７と、領
域１６をエミツタ、領域３２をペース、領域３１をコレ
クタとせる寄生横型のＰＮＰ型のバイポーラトランジス
タＱｌ６′と、領域１７をエミツタ、領域３２をベース
、領域３１をコレクタとせる寄生横型のＮＰＮ型のバイ
ポーラトランジスタＱｌ７′とを有し、而してトランジ
スタＱｌ２及びＱｌ６，Ｑｌ２及びＱｌ７，Ｑｌ２及び
Ｑｌｒ，Ｑｌ３及びＱｌ６；Ｑｌ３及びＱｌ７、及びＱ
ｌ３及びＱｌ７′の組による６つのＰＮＰＮ型サイリス
タを構成している寄生バイポーラトランジスタ回路が構
成されているものである。
あるが、斯る構成によれば、領域１２をエミツタ、領域
１１にペース、半導体層２１〜２３をコレクタとせる寄
生縦型のＮＰＮ型バイポーラトランジスタＱｌ２（図示
せず）と、領域１３をエミツタ、領域１１をベース、半
導体層２１〜２３をコレクタとせる寄生縦型のＮＰＮ型
バイポーラトランジスタＱｌ３（図示せず）と、領域１
６をエミツタ、領域３２をベース、半導体層２３乃至領
域１１をコレクタせる寄生横型のＰＮＰ型バイポーラト
ランジスタＱｌ６と、領域１７をエミツタ、領域３２を
ベース、半導体層２３乃至領域１１をコレクタとせる寄
生横型のＰＮＰ型バイポーラトランジスタＱｌ７と、領
域１６をエミツタ、領域３２をペース、領域３１をコレ
クタとせる寄生横型のＰＮＰ型のバイポーラトランジス
タＱｌ６′と、領域１７をエミツタ、領域３２をベース
、領域３１をコレクタとせる寄生横型のＮＰＮ型のバイ
ポーラトランジスタＱｌ７′とを有し、而してトランジ
スタＱｌ２及びＱｌ６，Ｑｌ２及びＱｌ７，Ｑｌ２及び
Ｑｌｒ，Ｑｌ３及びＱｌ６；Ｑｌ３及びＱｌ７、及びＱ
ｌ３及びＱｌ７′の組による６つのＰＮＰＮ型サイリス
タを構成している寄生バイポーラトランジスタ回路が構
成されているものである。
一方トランジスタＱｌ３，Ｑｌ７及びＱｌ７′のエミツ
タが出力線Ｄに連結されているものである。
タが出力線Ｄに連結されているものである。
従つて出力線Ｄに得られる論理出力。が「０」である場
合に於て、その出力線Ｄに外部より負極性の雑音電圧が
誘起されることにより、トランジスタＱｌ３がオンとな
れば、これに応じて半導体層２１〜２３側よ勺領域１３
に向う電流が領域１１に流れ、従つてトランジスタＱｌ
２のベースに電流が流れ、依つてトランジスタＱｌ２が
オンとな勺、一方この場合領域１３から領域１１及び半
導体層２３を介して領域３２に電子が注入されるものと
すれば、トランジスタＱｌ７はそれがＰＮＰ型であつて
そのエミツタに負極性の雑音電圧が誘起されているので
オンせざるも、トランジスタＱｌ６がオンとなＢ，依つ
てトランジスタＱｌ２及びＱｌ６，Ｑｌ３及びＱｌ６に
よるサイリスタがオンとな）、相補型ＭＩＳ回路装置と
しての機能が失なわれるものである。然し乍らこの場合
領域３２を有し、そしてそれが電源線ＶＳに連結され、
一方半導体層２１が電源線Ｄに連結されているので、層
２１土の層２２及び２３間のＰＮ接合力５逆バイアスさ
れ、依つてそのＰＮ接合より領域１１及び３１に向つて
拡がつている空乏層が形成されているものであり、この
為領域１１及び３１の深さを予め適当に選定し置けば、
今述べた空乏層が領域１１及び３１に達しているもので
ある。
合に於て、その出力線Ｄに外部より負極性の雑音電圧が
誘起されることにより、トランジスタＱｌ３がオンとな
れば、これに応じて半導体層２１〜２３側よ勺領域１３
に向う電流が領域１１に流れ、従つてトランジスタＱｌ
２のベースに電流が流れ、依つてトランジスタＱｌ２が
オンとな勺、一方この場合領域１３から領域１１及び半
導体層２３を介して領域３２に電子が注入されるものと
すれば、トランジスタＱｌ７はそれがＰＮＰ型であつて
そのエミツタに負極性の雑音電圧が誘起されているので
オンせざるも、トランジスタＱｌ６がオンとなＢ，依つ
てトランジスタＱｌ２及びＱｌ６，Ｑｌ３及びＱｌ６に
よるサイリスタがオンとな）、相補型ＭＩＳ回路装置と
しての機能が失なわれるものである。然し乍らこの場合
領域３２を有し、そしてそれが電源線ＶＳに連結され、
一方半導体層２１が電源線Ｄに連結されているので、層
２１土の層２２及び２３間のＰＮ接合力５逆バイアスさ
れ、依つてそのＰＮ接合より領域１１及び３１に向つて
拡がつている空乏層が形成されているものであり、この
為領域１１及び３１の深さを予め適当に選定し置けば、
今述べた空乏層が領域１１及び３１に達しているもので
ある。
依つて土述にて領域１３から領域１１及び層２３を介し
て領域３２に電子が注入されるものとすればと述べた、
その電子は層２２乃至２１に吸収されて領域３２に注入
せず、従つてトランジスタＱｌ６はオンせず、依つてト
ランジスタＱｌ２及びＱｌ６，Ｑｌ３及びＱｌ６による
サイリスタがオンとならず、相補型ＭＩＳ回路装置とし
ての機能が失なわれないものである。又出力線Ｄに得ら
れる論理出力ＶＤが「１」である場合に於て、その出力
線Ｄに外部より負極性の雑音電圧が誘起されることによ
）、トランジスタＱｌ７及びＱｌ７′の何れか一方又は
双方がオンとなれば、これに応じて領域１７から正孔が
領域３２及び層２３を介して領域１１に注入してトラン
ジスタＱｌ２をオンせんとするも、この場合も上述せる
場合と同様に、層２３の領域１１及び３１下の領域の全
域に空乏層が拡がつているので、上述せる正孔が領域３
１に吸収されて領域１１に注入せず、従つてトランジス
タＱｌ２がオンせず、依つてトランジスタＱｌ２及びＱ
ｌ７，Ｑｌ２及びＱｌ７′によるサイリスタがオンとな
らず、相補型ＭＩＳ回路装置としての機能が失なわれな
いものである。更に上述に於ては出力線Ｄに誘起される
雑音電圧によシトランジスタＱｌ２及びＱｌ６，Ｑｌ３
及びＱｌ６，Ｑｌ２及びＱｌ７、及びＱｌ２及びＱｌ７
′によるサイリスタがオンとならないと述べたが、上述
せる如く層２３の領域１１及び３１下の領域の全域に空
乏層が拡がつているので、詳細説明はこれを省略するも
、他の原因によつて上述せるサイリスタはもとよシ他の
トランジスタＱｌ３及びＱｌ７、及びＱｌ３及びＱｌｒ
によるサイリスタがオンにならんとしても、これが阻止
され、相補型ＭＩＳ回路装置としての機能が失なわない
ものである。
て領域３２に電子が注入されるものとすればと述べた、
その電子は層２２乃至２１に吸収されて領域３２に注入
せず、従つてトランジスタＱｌ６はオンせず、依つてト
ランジスタＱｌ２及びＱｌ６，Ｑｌ３及びＱｌ６による
サイリスタがオンとならず、相補型ＭＩＳ回路装置とし
ての機能が失なわれないものである。又出力線Ｄに得ら
れる論理出力ＶＤが「１」である場合に於て、その出力
線Ｄに外部より負極性の雑音電圧が誘起されることによ
）、トランジスタＱｌ７及びＱｌ７′の何れか一方又は
双方がオンとなれば、これに応じて領域１７から正孔が
領域３２及び層２３を介して領域１１に注入してトラン
ジスタＱｌ２をオンせんとするも、この場合も上述せる
場合と同様に、層２３の領域１１及び３１下の領域の全
域に空乏層が拡がつているので、上述せる正孔が領域３
１に吸収されて領域１１に注入せず、従つてトランジス
タＱｌ２がオンせず、依つてトランジスタＱｌ２及びＱ
ｌ７，Ｑｌ２及びＱｌ７′によるサイリスタがオンとな
らず、相補型ＭＩＳ回路装置としての機能が失なわれな
いものである。更に上述に於ては出力線Ｄに誘起される
雑音電圧によシトランジスタＱｌ２及びＱｌ６，Ｑｌ３
及びＱｌ６，Ｑｌ２及びＱｌ７、及びＱｌ２及びＱｌ７
′によるサイリスタがオンとならないと述べたが、上述
せる如く層２３の領域１１及び３１下の領域の全域に空
乏層が拡がつているので、詳細説明はこれを省略するも
、他の原因によつて上述せるサイリスタはもとよシ他の
トランジスタＱｌ３及びＱｌ７、及びＱｌ３及びＱｌｒ
によるサイリスタがオンにならんとしても、これが阻止
され、相補型ＭＩＳ回路装置としての機能が失なわない
ものである。
依つて第６図及び第７図にて上述せる本発明による相補
型ＭＩＳ回路装置の場合、素子形成領域Ａ１及びＡ２間
内側間間隔ＤＡを従つて相補型ＭＩＳ回路形成領域Ｆの
面積を第１図及び第２図にて上述せる従来の装置の場合
に比し格段的に小としても、サイリスタがオンするとと
によシ相補型ＭＩＳ回路装置が機能しないなる惺れを有
さず、従つて半導体基板１従つて相補型ＭＩＳ回路装置
を全体として第１図及び第２図にて上述ぜる従来の装置
の場合に比し格段的に小なる面積を有するものとするこ
とが出来る大なる特徴を有するものである。
型ＭＩＳ回路装置の場合、素子形成領域Ａ１及びＡ２間
内側間間隔ＤＡを従つて相補型ＭＩＳ回路形成領域Ｆの
面積を第１図及び第２図にて上述せる従来の装置の場合
に比し格段的に小としても、サイリスタがオンするとと
によシ相補型ＭＩＳ回路装置が機能しないなる惺れを有
さず、従つて半導体基板１従つて相補型ＭＩＳ回路装置
を全体として第１図及び第２図にて上述ぜる従来の装置
の場合に比し格段的に小なる面積を有するものとするこ
とが出来る大なる特徴を有するものである。
次に第８図及び第９図を伴なつて本発明による相補型Ｍ
ＩＳ回路装置の他の例を述べるに、第６図及び第７図と
の対応部分には同一符号を附し詳細説明はこれを省略す
るも、第６図及び第７図にて上述せる構成に於て、その
Ｎチヤンネル型のＭＩＳトランジスタＭ１を構成せる半
導体領域１１、及びＰチヤンネル型のＭＩＳ電界効果ト
ランジスタＭ２を構成せる半導体領咳３１及び３２が共
に半導体基板１を構成せる半導体層２２に達する深さに
形成されてなることを除いては、第６図及び第７図にて
上述せると同様の構成を有する。
ＩＳ回路装置の他の例を述べるに、第６図及び第７図と
の対応部分には同一符号を附し詳細説明はこれを省略す
るも、第６図及び第７図にて上述せる構成に於て、その
Ｎチヤンネル型のＭＩＳトランジスタＭ１を構成せる半
導体領域１１、及びＰチヤンネル型のＭＩＳ電界効果ト
ランジスタＭ２を構成せる半導体領咳３１及び３２が共
に半導体基板１を構成せる半導体層２２に達する深さに
形成されてなることを除いては、第６図及び第７図にて
上述せると同様の構成を有する。
以上が本発明による相補型ＭＩＳ回路装置の他の例の構
成であるが、斯る構成によれば、それが上述せる事項を
除いては第６図及び第７図の場合と同様の構成を有し、
而して半導体領域１１及び３１が共に半導体層２２に連
接しているので、第６図及び第７図にて前述せる半導体
領域１１側より半導体領域３２側に注入せんとする電子
、及び領域３２側よシ領域１１側に注入せんとする正孔
の通路が、領域１１及び３１の層２２との連接位置で確
実に断たれるので、詳細説明はこれを省略するも、第６
図及び第７図にて上述せる場合と同様に、素子形成領域
Ａ１及びＡ２の内側間間隔．ＤＡ従つて相補型ＭＩＳ回
路形成領域Ｆの面積を小としても、サイリスタがオンに
なることがなく、従つて第６図及び第７図の場合と同様
の優れた特徴を有するものである。向上述に於ては本発
明の僅かな例を示したに過ぎず、詳細説明はこれを省略
するも、第６図及び第７図にて上述せる実施例、第８図
及び第９図にて土述せる実施例に基き、第１０図に示す
如く半導体領域１１内に半導体領域１２及び１３の複数
を設けて領域Ａ１を用いてＮチヤンネル型のＭＩＳ電界
効未トランジスタの複数を構成し、又半導体領域３２内
に半導体領域１６及び１７の複数を設けて領域Ａ２を用
いてＰチヤンネル型ＭＩＳ電界効果トランジスタＭ２の
複数を構成せる、相補型ＭＩＳ回路装置の構成とするこ
ともでき、又相補型ＭＩＳ回路装置をインバータ回路構
成以外の他の相補型ＭＩＳ回路構成とすることもでき、
更に上述せる「Ｐ型」を「Ｎ型」に、「Ｎ型」を「Ｐ」
型に、「Ｎチヤンネル型」を「Ｐチヤンネル型」に、「
Ｐチヤンネル型」を「Ｎチヤンネル型」に読替えた構成
とすることも出来、その他本発明の精神を脱することな
しに種々の変型変更をなし得るであろう。
成であるが、斯る構成によれば、それが上述せる事項を
除いては第６図及び第７図の場合と同様の構成を有し、
而して半導体領域１１及び３１が共に半導体層２２に連
接しているので、第６図及び第７図にて前述せる半導体
領域１１側より半導体領域３２側に注入せんとする電子
、及び領域３２側よシ領域１１側に注入せんとする正孔
の通路が、領域１１及び３１の層２２との連接位置で確
実に断たれるので、詳細説明はこれを省略するも、第６
図及び第７図にて上述せる場合と同様に、素子形成領域
Ａ１及びＡ２の内側間間隔．ＤＡ従つて相補型ＭＩＳ回
路形成領域Ｆの面積を小としても、サイリスタがオンに
なることがなく、従つて第６図及び第７図の場合と同様
の優れた特徴を有するものである。向上述に於ては本発
明の僅かな例を示したに過ぎず、詳細説明はこれを省略
するも、第６図及び第７図にて上述せる実施例、第８図
及び第９図にて土述せる実施例に基き、第１０図に示す
如く半導体領域１１内に半導体領域１２及び１３の複数
を設けて領域Ａ１を用いてＮチヤンネル型のＭＩＳ電界
効未トランジスタの複数を構成し、又半導体領域３２内
に半導体領域１６及び１７の複数を設けて領域Ａ２を用
いてＰチヤンネル型ＭＩＳ電界効果トランジスタＭ２の
複数を構成せる、相補型ＭＩＳ回路装置の構成とするこ
ともでき、又相補型ＭＩＳ回路装置をインバータ回路構
成以外の他の相補型ＭＩＳ回路構成とすることもでき、
更に上述せる「Ｐ型」を「Ｎ型」に、「Ｎ型」を「Ｐ」
型に、「Ｎチヤンネル型」を「Ｐチヤンネル型」に、「
Ｐチヤンネル型」を「Ｎチヤンネル型」に読替えた構成
とすることも出来、その他本発明の精神を脱することな
しに種々の変型変更をなし得るであろう。
第１図は従来の相補型ＭＩＳ回路装置を示す路線的平面
図、第２図はその−線上の断面図、第３図はインバータ
回路構成を示す接続図、第４図は等価寄生バイポーラト
ランジスタ回路を示す接続図、第５図はペース長に対す
るエミツタ接地電流利得の関係を示す図、第６図は本発
明による相補型ＭＩＳ回路装置の一例を示す路線的平面
図第７図はその−線上の断面図、第８図は本発明による
相補型ＭＩＳ回路装置の他の例を示す路線的平面図、第
９図はその一線上の断面図、第１０図は本発明による相
補型ＭＩＳ回路装置の更に他の例を示す路線的平面図で
ある。 図中１・・・半導体基板、２１，２２及び２３・・・半
導体層、１１，１２，１３，１６，１７，３１及び３２
・・・半導体領域、１４及び１８・・・絶縁層、１５及
び１９・・・導電性層を夫々示す。
図、第２図はその−線上の断面図、第３図はインバータ
回路構成を示す接続図、第４図は等価寄生バイポーラト
ランジスタ回路を示す接続図、第５図はペース長に対す
るエミツタ接地電流利得の関係を示す図、第６図は本発
明による相補型ＭＩＳ回路装置の一例を示す路線的平面
図第７図はその−線上の断面図、第８図は本発明による
相補型ＭＩＳ回路装置の他の例を示す路線的平面図、第
９図はその一線上の断面図、第１０図は本発明による相
補型ＭＩＳ回路装置の更に他の例を示す路線的平面図で
ある。 図中１・・・半導体基板、２１，２２及び２３・・・半
導体層、１１，１２，１３，１６，１７，３１及び３２
・・・半導体領域、１４及び１８・・・絶縁層、１５及
び１９・・・導電性層を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板を有し、 該半導体基板は第１及び第２の素子形成領域を有する相
補型ＭＩＳ回路形成領域を具備し、上記相補型ＭＩＳ回
路形成領域を用いて第１のチャンネル型の第１のＭＩＳ
電果効果トランジスタ及び第１のチャンネル型とは逆の
第２のチャンネル型の第２のＭＩＳ電界効果トランジス
タを含む相補型ＭＩＳ回路装置が構成され、上記第１の
ＭＩＳ電界効果トランジスタは上記第１の素子形成領域
を用いて構成され、上記第２のＭＩＳ電界効果トランジ
スタは上記第２の素子形成領域を用いて構成されてなる
相補型ＭＩＳ回路装置に於て、上記半導体基板は、第１
の導電型を有する半導体基板本体と、該半導体基板本体
上に形成された当該半導体基板本体に比し高い不純物濃
度を有する第１の導電型を有する第１の半導体層と、該
第１の半導体層上に形成された第１の導電型とは逆の導
電型を有する第２の半導体層とを有し、上記第１のＭＩ
Ｓ電界効果トランジスタは、上記第１の素子形成領域に
おける上記第２の半導体層の領域内にその主面側より形
成された当該領域に比し高い不純物濃度を有する第２の
導電型を有する第１の半導体領域と、該第１の半導体領
域内にその主面側より形成された第１の導電型を有する
第２及び第３の半導体領域と、上記第１の半導体領域の
主面の上記第２及び第３の半導体領域上に形成された第
１の絶縁層と、該第１の絶縁層上に形成された第１の導
電性層とを含んで構成され、上記第２の素子形成領域に
於ける上記第２の半導体層の領域内にその主面側より当
該領域に比し高い不純物濃度を有する第２の導電型を有
する環状の第４の半導体領域が形成され、上記第２のＭ
ＩＳ電界効果トランジスタは、上記第２の素子形成領域
における上記第２の半導体層の領域の上記第４の半導体
領域にて取囲まれた領域内に、その主面側より上記第４
の半導体領域と連接して形成された第１の導電型を有す
る第５の半導体領域と、該第５の半導体領域内にその主
面側より形成された第２の導電型を有する第６及び第７
の半導体領域と、上記第５の半導体領域の主面の上記第
６及び第７の半導体領域間の領域上に形成された第２の
絶縁層と、該第２の絶縁層上に形成された第２の導電性
層とを含んで構成されてなる事を特徴とする相補型ＭＩ
Ｓ回路装置。 ２ 半導体基板を有し、 該半導体基板は第１及び第２の素子形成領域を有する相
補型ＭＩＳ回路形成領域を具備し、上記相補型ＭＩＳ回
路形成領域を用いて第１のチャンネル型の第１のＭＩＳ
電界効果トランジスタ及び第１のチャンネル型とは逆の
第２のチャンネル型の第２のＭＩＳ電界効果トランジス
タを含む相補型ＭＩＳ回路装置が構成され、上記第１の
ＭＩＳ電界効果トランジスタは上記第１の素子形成領域
を用いて構成され、上記第２のＭＩＳ電界効果トランジ
スタは上記第２の素子形成領域を用いて構成されてなる
相補型ＭＩＳ回路装置に於て、上記半導体基板は、第１
の導電型を有する半導体基板本体と、該半導体基板本体
上に形成された当該半導体基板本体に比し高い不純物濃
度を有する第１の導電型を有する第１の半導体層と、該
第１の半導体層上に形成された当該第１の半導体層に比
し低い不純物濃度を有する第１の導電型を有する第３の
半導体層とを有し、上記第１のＭＩＳ電界効果トランジ
スタは、上記第１の素子形成領域に於ける上記第３の半
導体層の領域内にその主面側より上記第１の素子形成領
域に於ける上記第１の半導体層の領域に達する深さで形
成された第１の導電型とは逆の第２の導電型を有する第
１の半導体領域と、該第１の半導体領域内にその主面側
より形成された第１の導電型を有する第２及び第３の半
導体領域と、上記第１の半導体領域の主面の上記第２及
び第３の半導体領域間の領域上に形成された第１の絶縁
層と、該第１の絶縁層上に形成された第１の導電性層と
を含んで構成され、上記第２の素子形成領域に於ける上
記第３の半導体層の領域内に、その主面側より、第２の
導電型を有する環状の第４の半導体領域が、上記第２の
素子形成領域に於ける上記第１の半導体層の領域に達す
る深さで形成され、上記第２のＭＩＳ電界効果トランジ
スタは、上記第２の素子形成領域に於ける上記第３の半
導体層の領域の上記第４の半導体領域にて取囲まれた第
５の半導体領域と、該第５の半導体領域内にその主面側
より形成された第２の導電型を有する第６及び第７の半
導体領域と、上記第５の半導体領域の主面の上記第６及
び第７の半導体領域間の領域上に形成された第２の絶縁
層と、該第２の絶縁層上に形成された第２の導電性層と
を含んで構成されてなる事を特徴とする相補型ＭＩＳ回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105829A JPS5944786B2 (ja) | 1981-07-06 | 1981-07-06 | 相補型ｍｉｓ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105829A JPS5944786B2 (ja) | 1981-07-06 | 1981-07-06 | 相補型ｍｉｓ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS587855A JPS587855A (ja) | 1983-01-17 |
| JPS5944786B2 true JPS5944786B2 (ja) | 1984-11-01 |
Family
ID=14417935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105829A Expired JPS5944786B2 (ja) | 1981-07-06 | 1981-07-06 | 相補型ｍｉｓ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944786B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182760A (ja) * | 1984-02-29 | 1985-09-18 | Fujitsu Ltd | 半導体装置 |
| US4626882A (en) * | 1984-07-18 | 1986-12-02 | International Business Machines Corporation | Twin diode overvoltage protection structure |
| JPS6132464A (ja) * | 1984-07-24 | 1986-02-15 | Nec Corp | Ｃｍｏｓ型集積回路装置 |
| JPS6179250A (ja) * | 1984-09-26 | 1986-04-22 | Toshiba Corp | 相補型半導体装置 |
| JPS61125071A (ja) * | 1984-11-21 | 1986-06-12 | Toshiba Corp | 相補型半導体装置 |
| JPS61129861A (ja) * | 1984-11-28 | 1986-06-17 | Toshiba Corp | 半導体装置 |
| JPS627148A (ja) * | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 相補型半導体装置及びその製造方法 |
| JPS6276758A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| JPS6290965A (ja) * | 1985-09-30 | 1987-04-25 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
-
1981
- 1981-07-06 JP JP56105829A patent/JPS5944786B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS587855A (ja) | 1983-01-17 |
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