JPH0252423B2 - - Google Patents
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- JPH0252423B2 JPH0252423B2 JP56052662A JP5266281A JPH0252423B2 JP H0252423 B2 JPH0252423 B2 JP H0252423B2 JP 56052662 A JP56052662 A JP 56052662A JP 5266281 A JP5266281 A JP 5266281A JP H0252423 B2 JPH0252423 B2 JP H0252423B2
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- Japan
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- fet
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Links
- 230000005669 field effect Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 description 12
- 108091006146 Channels Proteins 0.000 description 9
- 238000002955 isolation Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
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- 239000002184 metal Substances 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に複数の接合型
電界効果トランジスタ(以下、“J−FET”と記
す。)を1チツプ上に高密度に集積化する構造に
関するものである。
電界効果トランジスタ(以下、“J−FET”と記
す。)を1チツプ上に高密度に集積化する構造に
関するものである。
一般に、集積回路におけるBi−FETプロセス
では、その作りやすさから、PチヤンネルのJ−
FETが採用されている。すなわち、バイポーラ
トランジスタのベース領域と同時にJ−FETの
ドレイン領域とソース領域とを形成し、その後、
イオン注入技術でチヤンネル領域を作り、バイポ
ーラトランジスタのエミツタ領域と同時に、J−
FETのゲート端子接続用拡散領域を形成する製
造工程が一般的である。
では、その作りやすさから、PチヤンネルのJ−
FETが採用されている。すなわち、バイポーラ
トランジスタのベース領域と同時にJ−FETの
ドレイン領域とソース領域とを形成し、その後、
イオン注入技術でチヤンネル領域を作り、バイポ
ーラトランジスタのエミツタ領域と同時に、J−
FETのゲート端子接続用拡散領域を形成する製
造工程が一般的である。
第1図は一般的なNPN型トランジスタとPチ
ヤンネルJ−FETとを同時形成した平面図であ
り、第2図は第1図のIB−IB′における断面図で
ある。1はP型ベース領域、2はN+型エミツタ
領域、3はP+型絶縁領域、4はN+型埋込領域、
5はN-型エピタキシヤル成長領域、6はP型基
板であり、これらでNPN型トランジスタを構成
している。7,8はベース1と同時に形成される
P型不純物領域であり、それぞれ、ソース領域と
ドレイン領域である。9はエミツタ2と同時に形
成されるN+型不純物領域であり、ゲートとして
働く。10はソース領域とドレイン領域とで挾ま
れて、LとWで決まるP型チヤンネル領域であ
り、破線で示された18はP型イオン注入領域で
ある。11はエミツタ電極、12はベース電極、
13はコレクタ電極、14,15はそれぞれソー
ス、ドレイン電極、16はゲート電極である。
ヤンネルJ−FETとを同時形成した平面図であ
り、第2図は第1図のIB−IB′における断面図で
ある。1はP型ベース領域、2はN+型エミツタ
領域、3はP+型絶縁領域、4はN+型埋込領域、
5はN-型エピタキシヤル成長領域、6はP型基
板であり、これらでNPN型トランジスタを構成
している。7,8はベース1と同時に形成される
P型不純物領域であり、それぞれ、ソース領域と
ドレイン領域である。9はエミツタ2と同時に形
成されるN+型不純物領域であり、ゲートとして
働く。10はソース領域とドレイン領域とで挾ま
れて、LとWで決まるP型チヤンネル領域であ
り、破線で示された18はP型イオン注入領域で
ある。11はエミツタ電極、12はベース電極、
13はコレクタ電極、14,15はそれぞれソー
ス、ドレイン電極、16はゲート電極である。
さて、2個以上のJ−FETにおいて、ゲート
が相互接続されている場合、エピタキシヤル層の
電位が同じため、同一分離領域に入れることが可
能である。しかし、チツプ表面の段差を小さくす
るため、第3図に示すように、周囲のN型領域に
重ねて分離領域全面にイオン注入した場合、目的
とするところ以外の、いわゆる寄生J−FET(以
下“寄生J−FET”と記す。)ができてしまう。
以下、この寄生J−FETについて、第3図を用
いて説明する。なお、第1図と同一部分には、同
一符号を付与して、その説明を省略する。構成し
たい2個のJ−FETは、19をソース(ドレイ
ン)、20をドレイン(ソース)、9をゲートする
ところの第1のJ−FETと、21をソース(ド
レイン)、22をドレイン(ソース)、9を共通の
ゲートとするところの第2のJ−FETである。
しかし実際には、もつと多くのJ−FETが等価
的に存在する。例えば、19をソース(ドレイ
ン)21をドレイン(ソース)とした第3の寄生
FET、あるいは、20をソース(ドレイン)、2
2をドレイン(ソース)とした第4の寄生J−
FET等、合計6個の等価的なJ−FETが構成さ
れてしまう。
が相互接続されている場合、エピタキシヤル層の
電位が同じため、同一分離領域に入れることが可
能である。しかし、チツプ表面の段差を小さくす
るため、第3図に示すように、周囲のN型領域に
重ねて分離領域全面にイオン注入した場合、目的
とするところ以外の、いわゆる寄生J−FET(以
下“寄生J−FET”と記す。)ができてしまう。
以下、この寄生J−FETについて、第3図を用
いて説明する。なお、第1図と同一部分には、同
一符号を付与して、その説明を省略する。構成し
たい2個のJ−FETは、19をソース(ドレイ
ン)、20をドレイン(ソース)、9をゲートする
ところの第1のJ−FETと、21をソース(ド
レイン)、22をドレイン(ソース)、9を共通の
ゲートとするところの第2のJ−FETである。
しかし実際には、もつと多くのJ−FETが等価
的に存在する。例えば、19をソース(ドレイ
ン)21をドレイン(ソース)とした第3の寄生
FET、あるいは、20をソース(ドレイン)、2
2をドレイン(ソース)とした第4の寄生J−
FET等、合計6個の等価的なJ−FETが構成さ
れてしまう。
本発明の目的は、ゲート領域を共有する複数の
J−FETを寄生J−FETの影響なく動作せしめ
ることのできる半導体装置を得ることにある。
J−FETを寄生J−FETの影響なく動作せしめ
ることのできる半導体装置を得ることにある。
本発明によれば、半導体基体の一導電型領域
と、この一導電型領域に形成されたゲート領域と
してこの一導電型領域を共有する複数の接合型電
界効果トランジスタと、これら複数の接合型電界
効果トランジスタ間の前記一導電型領域に各接合
型電界効果トランジスタのチヤンネル領域よりも
深く形成された一導電型の高濃度領域とを有する
半導体装置を得る。
と、この一導電型領域に形成されたゲート領域と
してこの一導電型領域を共有する複数の接合型電
界効果トランジスタと、これら複数の接合型電界
効果トランジスタ間の前記一導電型領域に各接合
型電界効果トランジスタのチヤンネル領域よりも
深く形成された一導電型の高濃度領域とを有する
半導体装置を得る。
次に、図面を用いて本発明を詳細に説明する。
なお、ここでも第1図と同一部分には同一符号を
付与して、その説明を省略する。第4図、第5図
は本発明の一実施例を示し、第4図はその平面
図、第5図は第4図のB−B′における断面
図である。J−FET相互間のチヤンネル阻止用
のN+型エミツタ領域23を、阻止したい寄生J
−FETのソース、ドレイン間にそう入する。又、
この23の領域は、寄生J−FETの完全なるチ
ヤンネル阻止のため第4図に示すように周囲のゲ
ート領域と接するように配置する。その他は前述
の第3図の場合と同様、19,20と21,22
がそれぞれソース、ドレインであり、9が共通の
ゲート領域である。この、新たにそう入したN+
領域23のチヤンネル阻止効果で寄生J−FET
を完全に防止することができ、目的とするところ
だけのJ−FETを得ることができる。これはソ
ース領域、ドレイン領域間にイオン注入されてい
ても、その間にN+型不純物領域が存在していれ
ば実質的にはチヤンネルができないことを利用し
ている。
なお、ここでも第1図と同一部分には同一符号を
付与して、その説明を省略する。第4図、第5図
は本発明の一実施例を示し、第4図はその平面
図、第5図は第4図のB−B′における断面
図である。J−FET相互間のチヤンネル阻止用
のN+型エミツタ領域23を、阻止したい寄生J
−FETのソース、ドレイン間にそう入する。又、
この23の領域は、寄生J−FETの完全なるチ
ヤンネル阻止のため第4図に示すように周囲のゲ
ート領域と接するように配置する。その他は前述
の第3図の場合と同様、19,20と21,22
がそれぞれソース、ドレインであり、9が共通の
ゲート領域である。この、新たにそう入したN+
領域23のチヤンネル阻止効果で寄生J−FET
を完全に防止することができ、目的とするところ
だけのJ−FETを得ることができる。これはソ
ース領域、ドレイン領域間にイオン注入されてい
ても、その間にN+型不純物領域が存在していれ
ば実質的にはチヤンネルができないことを利用し
ている。
以上述べたように、本発明は同一分離領域内に
存在し、かつゲートが互いに接続された2個以上
のJ−FETにおける寄生J−FETを防止する効
果があり、従来別々の分離領域に入れる必要のあ
るJ−FETも同一分離領域に作ることができ、
したがつてペレツト面積縮少化に役だつという利
点も備えている。
存在し、かつゲートが互いに接続された2個以上
のJ−FETにおける寄生J−FETを防止する効
果があり、従来別々の分離領域に入れる必要のあ
るJ−FETも同一分離領域に作ることができ、
したがつてペレツト面積縮少化に役だつという利
点も備えている。
尚、本発明は、上記の実施例に限定されるもの
ではなく、同一分離領域に、ゲート領域共通の3
個以上のJ−FETを含む場合も同様にして、寄
生J−FETを防止することができることはもち
ろんのことである。
ではなく、同一分離領域に、ゲート領域共通の3
個以上のJ−FETを含む場合も同様にして、寄
生J−FETを防止することができることはもち
ろんのことである。
第1図は、従来のJ−FETと、NPN型トラン
ジスタとを示す平面図、第2図は、第1図のB
−B′での断面図、第3図は、寄生J−FETを
説明するための平面図、第4図は本発明の一実施
例を示す平面図、第5図は第4図のB−
B′での断面図である。 尚、図において、1……P型ベース領域、2…
…N+型エミツタ領域、3……P+型絶縁領域、4
……N+型埋込領域、5……N型エピタキシヤル
領域、6……P型半導体基板、7,19,21…
…P型ソース領域、8,20,22……P型ドレ
イン領域、9……N+型ゲート領域、10……P
型チヤンネル領域、11,12,13,14,1
5,24,25,26,27……金属電極、17
……酸化膜、18……イオン注入領域、23……
N+型チヤンネル阻止領域、である。
ジスタとを示す平面図、第2図は、第1図のB
−B′での断面図、第3図は、寄生J−FETを
説明するための平面図、第4図は本発明の一実施
例を示す平面図、第5図は第4図のB−
B′での断面図である。 尚、図において、1……P型ベース領域、2…
…N+型エミツタ領域、3……P+型絶縁領域、4
……N+型埋込領域、5……N型エピタキシヤル
領域、6……P型半導体基板、7,19,21…
…P型ソース領域、8,20,22……P型ドレ
イン領域、9……N+型ゲート領域、10……P
型チヤンネル領域、11,12,13,14,1
5,24,25,26,27……金属電極、17
……酸化膜、18……イオン注入領域、23……
N+型チヤンネル阻止領域、である。
Claims (1)
- 1 半導体基体の一導電型領域と、該一導電型領
域に形成されたゲート領域として該一導電型領域
を共有する複数の接合型電界効果トランジスタ
と、これら複数の接合型電界効果トランジスタ間
の前記一導電型領域に前記各接合型電界効果トラ
ンジスタのチヤンネル領域よりも深く形成された
前記一導電型の高濃度領域とを有することを特徴
とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56052662A JPS57167654A (en) | 1981-04-08 | 1981-04-08 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56052662A JPS57167654A (en) | 1981-04-08 | 1981-04-08 | Semiconductor device and its manufacture |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57167654A JPS57167654A (en) | 1982-10-15 |
JPH0252423B2 true JPH0252423B2 (ja) | 1990-11-13 |
Family
ID=12921070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56052662A Granted JPS57167654A (en) | 1981-04-08 | 1981-04-08 | Semiconductor device and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57167654A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105322023B (zh) * | 2014-06-10 | 2018-10-12 | 旺宏电子股份有限公司 | 结场效晶体管 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS548481A (en) * | 1977-06-22 | 1979-01-22 | Hitachi Ltd | Manufacture for semiconductor device |
JPS5429584A (en) * | 1977-08-10 | 1979-03-05 | Hitachi Ltd | Manuracture for complementary j fet |
-
1981
- 1981-04-08 JP JP56052662A patent/JPS57167654A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS548481A (en) * | 1977-06-22 | 1979-01-22 | Hitachi Ltd | Manufacture for semiconductor device |
JPS5429584A (en) * | 1977-08-10 | 1979-03-05 | Hitachi Ltd | Manuracture for complementary j fet |
Also Published As
Publication number | Publication date |
---|---|
JPS57167654A (en) | 1982-10-15 |
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