JPH02197164A - バイポーラ・ｃｍｏｓ半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、少なくともバイポーラＮＰＮ　）ランジメ
タ。横型ＮＭＯ３トランジスタ、横型ＰＭＯＳトランジ
スタをモノリシ・ツクに形成したノイイボーラ・ＣＭＯ
Ｓ半導体デバイスに関する。

〔従来の技術］ 従来、バイポーラＮＰＮトランジスタとＣＭＯＳトラン
ジスタとを同一の半導体基板上に形成したバイポーラ・
ＣＭＯＳ半導体デバイスには種々のタイプのものがあり
、アナログ回路とデジタル回路を混在させたＬＳＩ用の
バイポーラ・ＣＭＯＳ半導体デバイスに関しても種々の
提案がなされている。

このアナログ、デジタル機能を混在させるバイポーラ・
ＣＭＯＳ半導体デバイスは、デジタル回路専用の高速バ
イポーラ・ＣＭＯＳ半導体デバイスに比べ、高速化より
むしろＩＯＶ以上の比較的高い耐圧のバイポーラＮＰＮ
トランジスタと高速ＭＯ３トランジスタを混在させるこ
とが重要である。

バイポーラ・ＣＭＯＳ半導体デバイスにこのような特性
をもたせるためには、半導体基板上に形成するエピタキ
シャル層の膜厚が２．５μｍ以上必要となり、したがっ
て高速デジタル用デバイスにおいて用いている酸化膜に
よる完全分離が行えないような構成になる。

このため、アナログ、デジタル機能を混在させたバイポ
ーラ・ＣＭＯＳ半導体デバイスにおける素子分離法に関
して、従来より種々の提案がなされている４例えば特開
昭４９−７９４７９号公報や特開昭５７−２０６０６４
号公報などにおいては、第３図に示すように、バイポー
ラＮＰＮ　トランジスタの活性領域全面にＰＭＯＳトラ
ンジスタと同時にＮウェル層を形成して分離を行うよう
にしたものが開示されている。すなわち、第３図におい
て、１０１はＰ型半導体基板、１０２は該基板１０１上
に選択的に拡散形成されたＮ゛埋込層、１０３は基板１
０１上に成長させたＰ−エピタキシャル層、１０４はＰ
ＭＯＳトランジスタのＮウェル層と同時に形成されるコ
レクタ領域となるＮウェル層、１０５はＮウェル層１０
４内に拡散形成されたＰ型ベース領域、１０６はベース
領域内に形成したＮ″″″エミツタ領域０７はベース電
極取り出し用Ｐ１拡散層、１０８はコレクタ電極取り出
し用Ｎ９拡散層、　１０９はフィールド酸化膜である。

このように構成したバイポーラＮＰＮ　トランジスタは
、コレクタ領域を形成するＮウェル層により他の素子と
分離され、特にアイソレーション領域を形成することな
く、他の素子と同一半導体基板上に構成できるものであ
る。

また、例えば特開昭６０−７２２５５号公報。

特開昭５７−１１８６６３号公報、特開昭６２−２４７
５５８公報等においては、第４図に示すように、エピタ
キシャル層を用いて素子分離を行うようにしたものが開
示されている。すなわち第４図において、２０１はＰ型
基板、２０２は該基板２０１上に選択的に拡散形成され
たＮ３埋込層、２０３は基板２０１上に成長させたＮ−
エピタキシャル層、２０４はＮ−エピタキシャル層２０
３の表面から基板２０１に達するように形成されたＰ型
アイソレーション、２０５は埋込層２０２の上のエピタ
キシャル層内に形成されたＰ型ベースｈＩ域、２０６は
ベース領域２０５内に形成されたＮ゛エミツタ領域２０
７はベース電極取り出し用Ｐ゛拡散履、２０Ｂはコレク
タ電極取り出し用Ｎ４拡散層、２０９はフィールド酸化
膜である。このように構成されたバイポーラＮＰＮ　ト
ランジスタは、エピタキシャル層内に該トランジスタを
囲んで形成されているＰ型アイソレーションにより他の
素子と電気的に分離されるようになっている。

〔発明が解決しようとする課題〕

ところで、第３図に示したＮウェル層１０４により素子
分離を行う場合は、同時に形成されるＮウェル層を用い
るＰＭＯＳトランジスタにおいて、チャネル長が２．０
μｍ以下の場合、ソース・ドレイン間の耐圧向上のため
、Ｎウェル層の表面濃度は５　ＸＩＯ”ｃｍ−’程度に
しなくてはならない。これによりＮＰＮ　トランジスタ
のコレクタ領域となるＮウェル層１０４の濃度が、この
程度になった場合、コレクターベース間耐圧がこの表面
のアバランシェブレークダウン電圧で決定され、２０Ｖ
以下となってしまう、その結果コレクターエミッタ間耐
圧はＩＯＶ程度になってしまうという問題点がある。

一方、第４図に示したエピタキシャル層によりＮＰＮト
ランジスタの素子分離を行う場合は、ベース−基板間の
寄生ＰＭＯＳトランジスタのチャネルカットのために、
５ｉＯｔのフィールド酸化膜２０９の膜厚を１．５μｍ
以上とするか、フィールド酸化膜２０９の膜厚が１．０
μｍ以下の場合には、エピタキシャル層２０３０表面濃
度を２　ＸＩＯ”ａｍ−”とする必要がある。しかしエ
ピタキシャル層２０３の表面濃度を゛この程度にすると
コレクターベース間寄生容量が増大し、ＮＰＮトランジ
スタの高性能化ができなくなるという問題点が生ずる。

したがって従来のいずれの分離法を用いた場合にも、高
耐圧で高性能な特性をもつアナログ・デジタル回路混在
のバイポーラ・ＣＭＯＳ半導体デバイスは得られないと
いう問題点があった。

本発明は、従来のバイポーラＮＰＮ　トランジスタ　Ｃ
ＭＯＳ　トランジスタを含むバイポーラ・ＣＭＯＳ半導
体デバイスにおける上記問題点を解決するためになされ
たもので、高耐圧で高性能のバイポーラＮＰＮ　トラン
ジスタを有するバイポーラ・ＣＭＯＳ半導体デバイスを
提供することを目的とする。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、少なくともバイポーラＮＰＮ　
トランジスタ、横型ＮＭＯＳトランジスタ、横型ＰＭＯ
３トランジスタをモノリシックに形成したバイポーラ・
ＣＭＯＳ半導体デバイスにおいて、前記バイポーラＮＰ
ＮＩ−ランジスタのベース領域の周りに離間して囲むよ
うにＮウェル領域を配置するものである。

この様にＮウェル領域を配置することにより、バイポー
ラＮＰＮ　ｌ−ランジスタのベース−コレクタ間の耐圧
が確保され、同時にベース領域一基板間の寄生ＰＭＯＳ
トランジスタのチャネルカットが行われる。

そしてこの場合、バイポーラＮＰＮ　トランジスタのコ
レクターエミッタ間の耐圧は上記コレクターベース間耐
圧に依存するが、このコレクターベース間の耐圧は、ベ
ース領域とＮウェル領域との距離及びエピタキシャル層
の濃度で決定される。

また寄生ＰＭＯＳトランジスタのチャネルカットの能力
は、酸化膜の厚さとＮウェル領域の濃度で決定され、ま
た素子のアイソレーション耐圧はアイソレーション濃度
とＮウェル領域の濃度で決定される。したがって上記コ
レクターエミッタ間耐圧、チャネルカットの能力及びア
イソレーション耐圧は、ベース領域とＮウェル領域の距
離、エピタキシャル層濃度、Ｎウェル領域濃度、アイソ
レーション濃度、酸化膜厚さを適切に設定することによ
り、相互に関連付けて他の特性を損なわずに向上させる
ことができ、したがって高耐圧、高性能のデジタル・ア
ナログ混在のバイポーラ・ＣＭＯ５半導体デバイスを容
易に提供することができる。

Ｃ実施例〕 次に実施例について説明する。第１図は、本発明に係る
バイポーラ・ＣＭＯ５半導体デバイスの一実施例を示す
概略断面図である。以下製造工程を述べながら、その構
成を説明する。まずＰ型シリコン基板１に周知の方法を
用いてＮ４埋込Ｎ２を選択的に形成したのち、濃度０．
５〜３Ｅ１６ｃｍ−’のＮ型エピタキシャル成長を行う
、そして通常のフォトリソグラフィー技術でＰ４埋込Ｎ
３をイオン注入により形成し、熱処理後２回目のエピタ
キシャル成長を行いエピタキシャル［４を形成する。

その後、同じく通常のフォトリソグラフィー技術で縦型
ＮＰＮ　トランジスタのＮ型コレクタ電極部５をイオン
注入により形成すると共に、ＰＭＯＳトランジスタ用と
縦型ＮＰＮトランジスタの寄生ＰＭＯＳＩ−ランジスタ
のチャネルカット用のＮ型拡散層からなるＮウェル領域
６、並びにＮＭＯＳトランジスタ用とアイソレーション
用のＰ型拡散層からなるＰウェル領域７をイオン注入で
形成する。縦型ＮＰＮ　トランジスタのチャネルカット
用Ｎウェル領域６は素子面積の増大を最小限に抑え、且
つコレクターベース間の耐圧を確保するために、ベース
領域から１．０〜３．０μｍＭし、ベース−アイソレー
ジロン用Ｐウェル領域７間のチャネルカットをするため
にＮウェル領域幅を１．０〜３．０μｍとしている。こ
のＮウェル領域幅の設定値はその濃度と相関があり、Ｎ
ウェル領域濃度が６、　ＯＸＩＯ”ｅｌｍ−３の場合は
１　ｕ　ｍ、　　３　ＸＩＯ”ＣＩ−’の場合は３μｍ
が標準となっている。更に素子面積の拡大を避けるため
、アイソレーション用Ｐウェル領域７とＮウェル領域６
の間隔を小さく設定している。

次に周知の選択酸化法によりフィールド酸化膜８を形成
したのち、フォトリソグラフィー技術で縦型ＮＰＮ　ト
ランジスタのＰ−ベース層９を形成する。１次いでＰＭ
ＯＳトランジスタの闇値電圧制マ韮用にＰ−拡散層を選
択的に形成し、ＮＭＯＳトランジスタ及びＰＭＯ３Ｉ−
ランジスタのゲート部にポリシリコン層１０を形成する
。その後、縦型ＮＰＮトランジスタの外部ベース領域と
、ＰＭＯＳトランジスタのソース及びドレイン領域にＰ
″″拡散層１１を同時に選択的に形成する０次いで縦型
ＮＰＮトランジスタのコレクタ領域と、ＮＭＯ３トラン
ジスタのソース及びドレイン領域にＮ４拡散層１２を同
時に選択的に形成する。この際、縦型ＮＰＮトランジス
タのエミッタサイズを小さくする必要がない場合は、こ
のＮ゛拡散層１２でエミッタ領域を同時に形成してもよ
い。第１図では、その態様を示している。

その後、図示しない層間膜をＣＶＤ法等によりデポジシ
ョンしたのち、縦型ＮＰＮトランジスタのエミッタ領域
に窓開けを行い、Ａｓをイオン注入してエミッタ領域を
形成する０次いでそれぞれのコンタクト用の窓開けを行
ってメタライゼーションを行い、バイポーラ・ＣＭＯＳ
半導体デバイスを完成する。なお第１図において、１３
　’　１４．１５は概略的に示した縦型Ｎ　Ｐ　Ｎ　ｌ
−ランジスタのエミソク、ベース、コレクタ電極である
。

上記第１実施例においては、縦型ＮＰＮトランジスタの
寄生ＰＭＯ３）ランジスクのチャネルカント用のＮウェ
ル領域６をアイソレーション用のＰウェル領域７と離間
して配置したものを示したが、第２図に示すように、縦
型ＮＰＮ　ｌ−ランジスタのチャネルカット用Ｎウェル
領域６はアイソレーション用Ｐウェル領域７と接触させ
て形成してもよい、このように構成することにより素子
面積拡大を更に最小限に抑えることができる。

上記各実施例は、縦型ＮＰＮ　トランジスタと横型ＰＭ
ＯＳトランジスタと横型ＮＭＯＳトランジスタを備えた
半導体装置に本発明を適用したものを示したが、本発明
は、これらの素子の他に他の素子を含むバイポーラ・Ｃ
ＭＯＳ半導体デバイスにも勿論適用できるものである。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、バイポーラＮＰＮＩ−ランジスタのベース領域の周り
に離間して囲むようにＮウェル領域を配置したので、他
の特性を損なわずにコレクタエミンク間の耐圧を向上さ
せることができ、またコレクターベース間の寄生容量を
増大させずにベース領域一基板間の寄生ＰＭＯＳトラン
ジスタのチャネルカットをすることができる。また上記
Ｎウェル領域の濃度を制御することができるので、この
Ｎウェル領域をＰＭＯ３トランジスタの適切な濃度のＮ
ウェル領域と同時に選択的に形成することができる。

【図面の簡単な説明】

第１図は、本発明に係るバイポーラ・ＣＭＯ５半導体デ
バイスの一実施例を示す概略断面図、第２図は、他の実
施例の主要部を示す概略断面図、第３図は、従来の活性
領域に形成したＮウェル領域による分離法を採用したバ
イポーラ・ＣＭＯＳ半導体デバイスの一部を示す概略断
面図、第４図は、同し〈従来のエピタキシャル層を用い
た分離法を採用したバイポーラ・ＣＭＯＳ半導体デバイ
スの一部を示す概略断面図である。 図において、１はＰ型基板、２はＮ゛埋込層、３はＰ゛
埋込層、４はＮ型エピタキシャル層、５はＮ型コレクタ
電掻部、６はＮウェル領域、７はＰウェル領域、８はフ
ィールド酸化膜、９はＰベース層、１０はポリシリコン
層、１】はＰ゛拡散層、１２はＮ゛拡散層を示す。 特許出願人　オリンパス光学工業株式会社第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、少なくともバイポーラＮＰＮトランジスタ、横型Ｎ
   ＭＯＳトランジスタ、横型ＰＭＯＳトランジスタをモノ
   リシックに形成したバイポーラ・ＣＭＯＳ半導体デバイ
   スにおいて、前記バイポーラＮＰＮトランジスタのベー
   ス領域の周りに離間して囲むようにＮウェル領域を配置
   したことを特徴とするバイポーラ・ＣＭＯＳ半導体デバ
   イス。 ２、前記Ｎウェル領域は、バイポーラＮＰＮトランジス
   タのベース領域から１〜３μｍ離間して１〜３μｍの幅
   に形成されていることを特徴とする請求項１記載のバイ
   ポーラ・ＣＭＯＳ半導体デバイス。 ３、前記Ｎウェル領域は、バイポーラＮＰＮトランジス
   タの周辺に配置したアイソレーション領域に接触して配
   置されていることを特徴とする請求項１又は２記載のバ
   イポーラ・ＣＭＯＳ半導体デバイス。 ４、前記Ｎウェル領域は、前記横型ＰＭＯＳトランジス
   タのＮウェル領域と同時に選択的に形成される拡散層で
   構成されていることを特徴とする請求項１〜３のいずれ
   か１項記載のバイポーラ・ＣＭＯＳ半導体デバイス。