JPS6276758A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野〕
本発明は、所謂ラッチアップの耐性を向上したＣＭＯＳ
半導体装置に関する。
半導体装置に関する。
［発明の技術的背景とその問題点］
近年の半導体技術の発展により、集積回路の集積度が上
がるにつれてチップ内での消費電力が増加する傾向にあ
る。このため、最近では最も消費電力の少ない０Ｍ０８
回路を用いて集積回路を構成して、消費電力の低減を図
っている。しかしながら、Ｓｏｌ構造をとらない通常の
０Ｍ０８回路においては、構造的にＰＮＰＮ接合が存在
して、奇生サイリスタが構成されることになり、電源雑
音等により入力端子に過電圧が印加されると、寄生サイ
リスタがターンオンして過電流が流れ続け、所謂ラッチ
アップ現像が生じて素子破壊を招くという問題があった
。
がるにつれてチップ内での消費電力が増加する傾向にあ
る。このため、最近では最も消費電力の少ない０Ｍ０８
回路を用いて集積回路を構成して、消費電力の低減を図
っている。しかしながら、Ｓｏｌ構造をとらない通常の
０Ｍ０８回路においては、構造的にＰＮＰＮ接合が存在
して、奇生サイリスタが構成されることになり、電源雑
音等により入力端子に過電圧が印加されると、寄生サイ
リスタがターンオンして過電流が流れ続け、所謂ラッチ
アップ現像が生じて素子破壊を招くという問題があった
。
そこで、このラッチアップ現象を防止するために各々の
ＣＭＯＳ半導体装置が提案されている。
ＣＭＯＳ半導体装置が提案されている。
その一つとして、ガードリングと呼ばれる基板コンタク
トあるいはウェルコンタクトを０Ｍ０８回路を構成する
ＭＯＳ型トランジスタの周囲に形成したＣＭＯＳ半導体
装置が提案されている。しかしながら、ＣＭＯＳ半導体
装置の集積度が上がり、回路素子のｖ！Ｊ隔が接近する
ようになると、ラッチアップ現象を引き起すための電流
が小さくなり、ラッチアップ現象の防止効果は低減して
しまうという問題が生じることになる。さらに、ガード
リングが形成される領域を予め考慮して、回路素子の配
置を行なう必要があり、高集積化を実現する上で障害と
なっている。
トあるいはウェルコンタクトを０Ｍ０８回路を構成する
ＭＯＳ型トランジスタの周囲に形成したＣＭＯＳ半導体
装置が提案されている。しかしながら、ＣＭＯＳ半導体
装置の集積度が上がり、回路素子のｖ！Ｊ隔が接近する
ようになると、ラッチアップ現象を引き起すための電流
が小さくなり、ラッチアップ現象の防止効果は低減して
しまうという問題が生じることになる。さらに、ガード
リングが形成される領域を予め考慮して、回路素子の配
置を行なう必要があり、高集積化を実現する上で障害と
なっている。
また、半導体基板における回路素子が形成される表面層
の不純物濃度は、従来より用いられている半導体基板と
同じ濃度であり、表面層より下部の領域の不純物ｌ！度
を従来より用いられている半導体基板の不純物濃度より
も高濃度にすることにより半導体基板を２層構造として
、奇生抵抗値を低くおさえた所謂エビ基板を用いてラッ
チアップ現象を防止するようにしたＣＭＯＳ半導体装置
が提案されている。
の不純物濃度は、従来より用いられている半導体基板と
同じ濃度であり、表面層より下部の領域の不純物ｌ！度
を従来より用いられている半導体基板の不純物濃度より
も高濃度にすることにより半導体基板を２層構造として
、奇生抵抗値を低くおさえた所謂エビ基板を用いてラッ
チアップ現象を防止するようにしたＣＭＯＳ半導体装置
が提案されている。
第６図は半導体基板の下部の不純物濃度が１×ｌＱ１８
ｃｍ−３程度で、基板の表面層〈厚さ１０μｍ程度）の
不純物濃度が２×１０１５ｃｍ−３程度であるＰ型のエ
ビ基板に、それぞれ近接して形成され０Ｍ０３回路を構
成するＰチャンネルトランジスタのドレイン領域とＮチ
ャンネル１−ランジスタのトレイン領域との距離に対し
て、寄生サイリスタがターンオンして、ラッチアップ現
象を保持するために必要なホールディング″電流及びポ
ールディング電圧の変化を示したものである。第６図か
ら明らかなように、エビ基板を用いることでボールデイ
ンク電流及びホールディング電圧と６増加しており、ラ
ッチアップ現象に対する耐性は向上しているが、まだ充
分であるとは言えずラッチアップ現象を確実に防止する
ことは困難である。
ｃｍ−３程度で、基板の表面層〈厚さ１０μｍ程度）の
不純物濃度が２×１０１５ｃｍ−３程度であるＰ型のエ
ビ基板に、それぞれ近接して形成され０Ｍ０３回路を構
成するＰチャンネルトランジスタのドレイン領域とＮチ
ャンネル１−ランジスタのトレイン領域との距離に対し
て、寄生サイリスタがターンオンして、ラッチアップ現
象を保持するために必要なホールディング″電流及びポ
ールディング電圧の変化を示したものである。第６図か
ら明らかなように、エビ基板を用いることでボールデイ
ンク電流及びホールディング電圧と６増加しており、ラ
ッチアップ現象に対する耐性は向上しているが、まだ充
分であるとは言えずラッチアップ現象を確実に防止する
ことは困難である。
また、０Ｍ０８回路を構成する一方のＭＯＳ型トランジ
スタが形成されるウェル領域と、他方のトランジスタが
形成されるエビ基板との境界に、この２つの領域を電気
的に分離するための溝（トレンチ）を形成することによ
り、奇生サイリスタをターンオンさせる電流を減少させ
て、ラッチアップ現象を防止するようにしたＣＭＯＳ半
導体装置が提案されている。
スタが形成されるウェル領域と、他方のトランジスタが
形成されるエビ基板との境界に、この２つの領域を電気
的に分離するための溝（トレンチ）を形成することによ
り、奇生サイリスタをターンオンさせる電流を減少させ
て、ラッチアップ現象を防止するようにしたＣＭＯＳ半
導体装置が提案されている。
このようなＣＭＯＳ半導体装置に形成される溝（トレン
チ）としては、かなり深い例えば５〜６μｍ程度の深さ
を必要とし、次のような工程を経て０Ｍ０８回路を構成
するＰチャンネルＭＯＳ型トランジスタが形成される領
域と、ＮチャンネルＭＯＳ型１−ランジスタが形成され
る領域との境界近傍に形成されて、２つの領域が電気的
に分離されることになる。
チ）としては、かなり深い例えば５〜６μｍ程度の深さ
を必要とし、次のような工程を経て０Ｍ０８回路を構成
するＰチャンネルＭＯＳ型トランジスタが形成される領
域と、ＮチャンネルＭＯＳ型１−ランジスタが形成され
る領域との境界近傍に形成されて、２つの領域が電気的
に分離されることになる。
まず、エビ基板に深さが５〜６μｍ程度、幅が１．０〜
１．２μｍ程度の溝１０１が低濃度不純物層であるエビ
層１０７から高濃度不純物層である基板１０９に達する
ように形成され（第７図（ａ））、形成された満１０１
の内壁面に薄い酸化膜１０３が形成される（第７図（ｂ
））。次に、溝１０１に埋め込まれる物質とエビ基板１
０９との熱膨張係数の違いにより溝１０１に歪みが生じ
ないようにするために、エビ基板１０９と同程度の熱膨
張係数を有する例えばシリ：」ン等の半導体物質を溝１
０１に埋め込み（第７図（Ｃ））、最後に溝１０１の上
部表面に熱処理により酸化膜１０５が形成され分離が行
なわれる（第７図（ｄ））。
１．２μｍ程度の溝１０１が低濃度不純物層であるエビ
層１０７から高濃度不純物層である基板１０９に達する
ように形成され（第７図（ａ））、形成された満１０１
の内壁面に薄い酸化膜１０３が形成される（第７図（ｂ
））。次に、溝１０１に埋め込まれる物質とエビ基板１
０９との熱膨張係数の違いにより溝１０１に歪みが生じ
ないようにするために、エビ基板１０９と同程度の熱膨
張係数を有する例えばシリ：」ン等の半導体物質を溝１
０１に埋め込み（第７図（Ｃ））、最後に溝１０１の上
部表面に熱処理により酸化膜１０５が形成され分離が行
なわれる（第７図（ｄ））。
ところで、上述したの）の工程において、エビ層１０７
と基板１０９とでは不純物濃度が異なるために、エビ層
１０７と基板１０９とのエツチング速度に差が生じて溝
１０１には段差が形成されてしまう。このため、溝１０
１を埋める（Ｃ）の工程において、溝１０１が充分に埋
まらず溝１０１の内部に空洞１１１が形成されてしまう
。さらに、溝１０１の内部に空洞１１１が形成されると
、）ｆｉｊ １０１の上部に酸化膜１０５が形成される
（ｄ）の工程においては、この酸化膜１０５を形成する
ために熱処理が行なわれるので、空洞１１１の内壁面の
半導体物質が酸化されることになる。このために、空洞
１１１のまわりの半導体物質に体積変化が生じて、段差
部１１３に欠陥が発生することにもなる。
と基板１０９とでは不純物濃度が異なるために、エビ層
１０７と基板１０９とのエツチング速度に差が生じて溝
１０１には段差が形成されてしまう。このため、溝１０
１を埋める（Ｃ）の工程において、溝１０１が充分に埋
まらず溝１０１の内部に空洞１１１が形成されてしまう
。さらに、溝１０１の内部に空洞１１１が形成されると
、）ｆｉｊ １０１の上部に酸化膜１０５が形成される
（ｄ）の工程においては、この酸化膜１０５を形成する
ために熱処理が行なわれるので、空洞１１１の内壁面の
半導体物質が酸化されることになる。このために、空洞
１１１のまわりの半導体物質に体積変化が生じて、段差
部１１３に欠陥が発生することにもなる。
このために、溝１０１を低濃度不純物層から高濃度不純
物層まで達するように形成した場合には、リーク電流の
増大、耐圧の劣化、界面単位の発生等の素子特性の劣化
を招くことになり、第８図に示すように、歩留りが低下
してしまうという問題が生じることになる。
物層まで達するように形成した場合には、リーク電流の
増大、耐圧の劣化、界面単位の発生等の素子特性の劣化
を招くことになり、第８図に示すように、歩留りが低下
してしまうという問題が生じることになる。
［発明の目的１
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、回路素子の劣化を招くことなく、ラッチア
ップの耐性を向上したＣＭＯＳ半導体装置を提供するこ
とにある。
るところは、回路素子の劣化を招くことなく、ラッチア
ップの耐性を向上したＣＭＯＳ半導体装置を提供するこ
とにある。
［発明の概要コ
上記目的を達成するために、本発明は、高濃度不純物層
とこの高濃度不純物層の上部に高濃度不純物層よりも薄
く形成され、高濃度不純物層よりも低濃度に形成された
低濃度不純層との２層構造を有する第１の導電型の半導
体基板と、この半導体基板の低濃度不純層の一部に形成
された第２の導電型のＭＯＳ トランジスタと、前記半
導体基板の一部に形成された第２導電型のウェル領域と
、この第２の導電型のウェル領域内に形成された第１の
導電型のＭＯＳ型ｉ〜ランジスタと、前記第２の導電型
のＭＯＳ型トランジスタが形成された領域と前記第２の
導電型の領域との境界近傍に、前記低濃度不純物層より
も浅く前記低濃度不純物層−２μｍよりも深く形成され
、内壁面に酸化膜が形成され内部に半導体物質が埋め込
まれた溝とを有することを要旨とする。
とこの高濃度不純物層の上部に高濃度不純物層よりも薄
く形成され、高濃度不純物層よりも低濃度に形成された
低濃度不純層との２層構造を有する第１の導電型の半導
体基板と、この半導体基板の低濃度不純層の一部に形成
された第２の導電型のＭＯＳ トランジスタと、前記半
導体基板の一部に形成された第２導電型のウェル領域と
、この第２の導電型のウェル領域内に形成された第１の
導電型のＭＯＳ型ｉ〜ランジスタと、前記第２の導電型
のＭＯＳ型トランジスタが形成された領域と前記第２の
導電型の領域との境界近傍に、前記低濃度不純物層より
も浅く前記低濃度不純物層−２μｍよりも深く形成され
、内壁面に酸化膜が形成され内部に半導体物質が埋め込
まれた溝とを有することを要旨とする。
［発明の効果］
本発明によれば、トランジスタが形成される表面層を低
濃度不純層とし、この低濃度不純物層の下部領域を高濃
度不純物層とする第１の導電型の半導体基板に、第２の
導電型のＭＯＳ型トランジスタを形成するとともに、半
導体基板の一部に形成された第２の導電型のウェル領域
に第１の導電型のＭＯＳ型トランジスタを形成すること
により０Ｍ０８回路を構成して、第２導電型のＭＯＳ型
トランジスタが形成された領域と第２の導電型のウェル
領域との境界近傍に、低濃度不純物層よりも浅く、低濃
度不純物層−２μ階よりも深く、内部に半導体物質が埋
め込まれた溝を形成したので、ＣＭＯＳ回路素子の特性
の劣化を招くことなく、０ＭＯＳ構造下に存在する寄生
サイリスタのラッチアップ状態を保持するために必要な
電圧を電源′電圧以上とすることが可能である。したが
って、ラッチアップの耐性を向上したＣＭＯＳ半導体装
置を提供１°ることができる。
濃度不純層とし、この低濃度不純物層の下部領域を高濃
度不純物層とする第１の導電型の半導体基板に、第２の
導電型のＭＯＳ型トランジスタを形成するとともに、半
導体基板の一部に形成された第２の導電型のウェル領域
に第１の導電型のＭＯＳ型トランジスタを形成すること
により０Ｍ０８回路を構成して、第２導電型のＭＯＳ型
トランジスタが形成された領域と第２の導電型のウェル
領域との境界近傍に、低濃度不純物層よりも浅く、低濃
度不純物層−２μ階よりも深く、内部に半導体物質が埋
め込まれた溝を形成したので、ＣＭＯＳ回路素子の特性
の劣化を招くことなく、０ＭＯＳ構造下に存在する寄生
サイリスタのラッチアップ状態を保持するために必要な
電圧を電源′電圧以上とすることが可能である。したが
って、ラッチアップの耐性を向上したＣＭＯＳ半導体装
置を提供１°ることができる。
［発明の実施例１
以下、図面を用いて本発明の詳細な説明する。
第１図は、本発明の一実施例に係るＣＭＯＳ半導体装置
が形成され、半導体基板の表面にエビ層が形成されたエ
ビ基板の深さに対する不純物分布。
が形成され、半導体基板の表面にエビ層が形成されたエ
ビ基板の深さに対する不純物分布。
を示したものである。このエビ基板はアンチモンを高濃
度（例えばｌＸ１０１８ｃｍ−３程度）にドープしたＮ
型の半導体基板の上部に、リンを低濃度（例えば２．５
ｘ１０” ａｍ−３程度）にドープしてエビ層を成長さ
せて、ボロンのイオン注入によりＰ型のウェル領Ｉｆｉ
（以下「Ｐウェル」と呼ぶ。）を形成した乙のであり、
第１図（Ａ）〜（Ｃ）はそれぞれエビ層の〃さが、２μ
ｍ、３μｍ、４μｍのものである。第１図（Ａ）に示す
ように、エビ層の厚さが２μｍと薄い場合には、エビ層
の下部の半導体基板の不純物であるアンチモンがエビ層
にしみ出してくるために、Ｐウェルの接合の深さは１．
２５μｍ程度となる。一方、第１図（Ｃ）に示すように
、エビ層の厚さが４μｍの場合には、Ｐウェルの底部に
１μｍ程度の低不純物層が存在することになる。
度（例えばｌＸ１０１８ｃｍ−３程度）にドープしたＮ
型の半導体基板の上部に、リンを低濃度（例えば２．５
ｘ１０” ａｍ−３程度）にドープしてエビ層を成長さ
せて、ボロンのイオン注入によりＰ型のウェル領Ｉｆｉ
（以下「Ｐウェル」と呼ぶ。）を形成した乙のであり、
第１図（Ａ）〜（Ｃ）はそれぞれエビ層の〃さが、２μ
ｍ、３μｍ、４μｍのものである。第１図（Ａ）に示す
ように、エビ層の厚さが２μｍと薄い場合には、エビ層
の下部の半導体基板の不純物であるアンチモンがエビ層
にしみ出してくるために、Ｐウェルの接合の深さは１．
２５μｍ程度となる。一方、第１図（Ｃ）に示すように
、エビ層の厚さが４μｍの場合には、Ｐウェルの底部に
１μｍ程度の低不純物層が存在することになる。
第２図は、第１図で示したそれぞれエビ層の厚さが異な
る３つのエビ基板に形成されたＣＭＯＳ半導体装置の構
造を示すパターン平面図である。
る３つのエビ基板に形成されたＣＭＯＳ半導体装置の構
造を示すパターン平面図である。
同図において、１はＮ型のエビ基板であり、このエビ基
板１上にＮチ１７ンネル〜１０Ｓ型トランジスタ（以下
「ＮＭＯＳトランジスタ」と呼ぶ。）３と、Ｐチャンネ
ルＭＯＳ型トランジスタ（以下「ＰＭＯＳトランジスタ
Ｊと呼ぶ。）５が形成され、この両トランジスタにより
ＣＭＯＳインバータ回路が構成されている。
板１上にＮチ１７ンネル〜１０Ｓ型トランジスタ（以下
「ＮＭＯＳトランジスタ」と呼ぶ。）３と、Ｐチャンネ
ルＭＯＳ型トランジスタ（以下「ＰＭＯＳトランジスタ
Ｊと呼ぶ。）５が形成され、この両トランジスタにより
ＣＭＯＳインバータ回路が構成されている。
エビ基板１には、Ｐ型のウェル（以下「Ｐウェル」と呼
ぶ。）７が形成され、さらにこのＰウェル７の中に所定
間隔だけ離れて一対のＮ型の領域９．１１が形成されて
、ＮＭＯＳトランジスター３のソース及びドレインを構
成しており（以下９をｒＮＭＯＳソース領域」、１１を
ｒ Ｎ Ｍ 、ＯＳドレイン領域」と呼ぶ。） 、ＮＭ
ＯＳソース領域９はアルミ配線１３によりＶＳＳ端子４
５に接続され、ＮＭ’ＯＳドレイン領域１１はアルミ配
線１３により出力端子５１に接続されている。そして、
ＮＭＯＳソース領域９とＮＭＯＳドレイン領域１１との
間のエビ基板１の表面上にポリシリコンにより後述する
ＰＭＯＳトランジスタ５と共通のゲート電極１５が形成
され、このゲート電極１５はアルミ配線１３により入力
端子４９に接続されている。
ぶ。）７が形成され、さらにこのＰウェル７の中に所定
間隔だけ離れて一対のＮ型の領域９．１１が形成されて
、ＮＭＯＳトランジスター３のソース及びドレインを構
成しており（以下９をｒＮＭＯＳソース領域」、１１を
ｒ Ｎ Ｍ 、ＯＳドレイン領域」と呼ぶ。） 、ＮＭ
ＯＳソース領域９はアルミ配線１３によりＶＳＳ端子４
５に接続され、ＮＭ’ＯＳドレイン領域１１はアルミ配
線１３により出力端子５１に接続されている。そして、
ＮＭＯＳソース領域９とＮＭＯＳドレイン領域１１との
間のエビ基板１の表面上にポリシリコンにより後述する
ＰＭＯＳトランジスタ５と共通のゲート電極１５が形成
され、このゲート電極１５はアルミ配線１３により入力
端子４９に接続されている。
なお、ウェルコンタクト１７がＰウェル７の中に設けら
れ、このウェルコンタクト１７とＶＳＳ端子４５とがア
ルミ配線１３により接続されている。
れ、このウェルコンタクト１７とＶＳＳ端子４５とがア
ルミ配線１３により接続されている。
また、エビ基板１には、所定間隔だけ離れて一対のＰ型
の領域１９．２１が形成され、この領域１９．２１がＰ
ＭＯＳ＋−ランジスタ５のドレイン及びソースを構成し
ており（以下１９をｒＰＭ。
の領域１９．２１が形成され、この領域１９．２１がＰ
ＭＯＳ＋−ランジスタ５のドレイン及びソースを構成し
ており（以下１９をｒＰＭ。
Ｓドレイン領域」、２１をｒＦ’ＭＯｓソース領域」と
貯ぶ。） 、ＰＭＯＳドレイン領域１９はアルミ配線１
３により出力端子５１に接続され、ＮＭＯＳソース領域
２１はアルミ配線１３によりＶＤＤ喘子４７に接続され
でいる。そして、ＰＭＯＳドレイン領域１９とＰＭＯＳ
ソース領域２１との間のエビ基板１の表面上にポリシン
コンによりゲート電極１５が形成され、このゲート電極
１５はアルミ配線１３により入力端子４つに接続されて
いる。なお、エビ基板１には基板コンタクト２３が形成
され、この基板コンタクト２３とＶＤＤ端子４７とがア
ルミ配線１３により接続されている。
貯ぶ。） 、ＰＭＯＳドレイン領域１９はアルミ配線１
３により出力端子５１に接続され、ＮＭＯＳソース領域
２１はアルミ配線１３によりＶＤＤ喘子４７に接続され
でいる。そして、ＰＭＯＳドレイン領域１９とＰＭＯＳ
ソース領域２１との間のエビ基板１の表面上にポリシン
コンによりゲート電極１５が形成され、このゲート電極
１５はアルミ配線１３により入力端子４つに接続されて
いる。なお、エビ基板１には基板コンタクト２３が形成
され、この基板コンタクト２３とＶＤＤ端子４７とがア
ルミ配線１３により接続されている。
第３図は第２図の概略の断面図であり、０ＭＯＳ構造に
おいて存在する奇生トランジスタ及び寄生抵抗により構
成される寄生サイリスタの近似的な等価回路が図示して
あり、第４図はこの等価回路だけを抜き出し示した図で
ある。第３図において、２９は縦型寄生ＮＰＮバイポー
ラトランジスタ（以下ｒＮＰＮトランジスタ」と呼ぶ。
おいて存在する奇生トランジスタ及び寄生抵抗により構
成される寄生サイリスタの近似的な等価回路が図示して
あり、第４図はこの等価回路だけを抜き出し示した図で
ある。第３図において、２９は縦型寄生ＮＰＮバイポー
ラトランジスタ（以下ｒＮＰＮトランジスタ」と呼ぶ。
）で、このＮＰＮトランジスタ２９は、Ｎ型のＮＭＯＳ
ソース領域９をエミッタとし、エビ基板１に形成された
Ｐウェル７をベースとし、Ｎ型の基板１を」レクタとし
て形成されている。また３１は横型寄生ＰＮＰバイポー
ラトランジスタ（以下ｒＰＮＰトランジスタ」と呼ぶ。
ソース領域９をエミッタとし、エビ基板１に形成された
Ｐウェル７をベースとし、Ｎ型の基板１を」レクタとし
て形成されている。また３１は横型寄生ＰＮＰバイポー
ラトランジスタ（以下ｒＰＮＰトランジスタ」と呼ぶ。
）で、このＰＮＰトランジスタ３１は、Ｐ型のＰＭＯＳ
ソース領域をエミッタとし、Ｎ型のエビ基板１をベース
とし、エビ基板１に形成されたＰウェル７をコレクタと
して形成されている。そして、ＰＮＰトランジスタ２９
のエミッタはＶ ｓｓｍ子１４５に接続され、ＮＰＮト
ランジスタ２つのベースは寄生ウェル抵抗３３を介して
ＶＳＳ端子４５に接続されているとともに、Ｐ Ｎ Ｐ
ｌ−ランジスタ３１の寄生コレクタ抵抗４１を介して
ＰＮＰトランジスタ３１のコレクタに接続さている。ま
た、ＮＰＮトランジスタ２９のコレクタは、このＮＰＮ
トランジスタ２９のコレクタ寄生抵抗４３を介してＰＮ
Ｐトランジスタ３１のベースは並列接続された奇生基板
抵抗３５を介してＶＤＤ端子４７に接続されており、Ｐ
Ｎ １３ ｈランラスタ３１のエミッタはＶＤＤ端子４
７に接続されている。
ソース領域をエミッタとし、Ｎ型のエビ基板１をベース
とし、エビ基板１に形成されたＰウェル７をコレクタと
して形成されている。そして、ＰＮＰトランジスタ２９
のエミッタはＶ ｓｓｍ子１４５に接続され、ＮＰＮト
ランジスタ２つのベースは寄生ウェル抵抗３３を介して
ＶＳＳ端子４５に接続されているとともに、Ｐ Ｎ Ｐ
ｌ−ランジスタ３１の寄生コレクタ抵抗４１を介して
ＰＮＰトランジスタ３１のコレクタに接続さている。ま
た、ＮＰＮトランジスタ２９のコレクタは、このＮＰＮ
トランジスタ２９のコレクタ寄生抵抗４３を介してＰＮ
Ｐトランジスタ３１のベースは並列接続された奇生基板
抵抗３５を介してＶＤＤ端子４７に接続されており、Ｐ
Ｎ １３ ｈランラスタ３１のエミッタはＶＤＤ端子４
７に接続されている。
第５図（Ａ）、（Ｂ）はラッチアップ現象を保持するた
めに必要なホールディング電流及びホールディング電圧
の実測値である。このラッチアップ現象は第１図で説明
したエビ基板１に第２図及び第３図で示した０Ｍ０８回
路を形成するとともに、ＮＭｏ５トランジスタ３が形成
されているＰウェル７と、ＰＭＯＳトランジスタ５が形
成されている領域との境界近傍に、内部にエビ基板と同
程度の熱膨服係数を有する例えばシリコン等の半導体物
質が埋め込まれた溝を形成し、ＮＭＯＳトランジスタ３
とＰＭＯＳトランジスタ５とを電気的に分離して、端子
Ａからキャリアを注入することにより寄生サイリスタを
ターンオンさせて引き起こされたものである。
めに必要なホールディング電流及びホールディング電圧
の実測値である。このラッチアップ現象は第１図で説明
したエビ基板１に第２図及び第３図で示した０Ｍ０８回
路を形成するとともに、ＮＭｏ５トランジスタ３が形成
されているＰウェル７と、ＰＭＯＳトランジスタ５が形
成されている領域との境界近傍に、内部にエビ基板と同
程度の熱膨服係数を有する例えばシリコン等の半導体物
質が埋め込まれた溝を形成し、ＮＭＯＳトランジスタ３
とＰＭＯＳトランジスタ５とを電気的に分離して、端子
Ａからキャリアを注入することにより寄生サイリスタを
ターンオンさせて引き起こされたものである。
同図（Ｂ）に示ずように、エビ層の厚さが２μｍ及び３
μｍのちので、溝〈トレンチ）の深さが２〜３μｍの範
囲においては、ホールディング電流、ホールディング電
圧はともに変化がみられず、ホールディング電圧は電源
電圧（通常５Ｖ）以上となっている。すなわち、第１図
（Ａ）、（Ｂ）から明らかなように、２μｍの深さの溝
（トレンチ）においても、このｆｌ（トレンチ）の底が
高濃度のエビ基板に達しているために、第４図の等価回
路において示した寄生抵抗４１が十分に大きくなり、ホ
ールディング電圧はともに、溝（トレンチ）の深さに対
して依存性はもたないことになる。
μｍのちので、溝〈トレンチ）の深さが２〜３μｍの範
囲においては、ホールディング電流、ホールディング電
圧はともに変化がみられず、ホールディング電圧は電源
電圧（通常５Ｖ）以上となっている。すなわち、第１図
（Ａ）、（Ｂ）から明らかなように、２μｍの深さの溝
（トレンチ）においても、このｆｌ（トレンチ）の底が
高濃度のエビ基板に達しているために、第４図の等価回
路において示した寄生抵抗４１が十分に大きくなり、ホ
ールディング電圧はともに、溝（トレンチ）の深さに対
して依存性はもたないことになる。
一方、エビ層の厚さが４μｍのものでは、第１図（Ｃ）
において示したように、Ｐウェル７の底部に低不純物が
存在するために、溝（１〜レンチ）の深さが２μｍでは
溝（１〜レンチ）の底が高濃度のエビ基板に達していな
いが、ホールディング電圧は５ｖ以上となっている。
において示したように、Ｐウェル７の底部に低不純物が
存在するために、溝（１〜レンチ）の深さが２μｍでは
溝（１〜レンチ）の底が高濃度のエビ基板に達していな
いが、ホールディング電圧は５ｖ以上となっている。
ところで、ホールディング電圧が０Ｍ０８回路の電源電
圧（通常５Ｖ）以上であれば、外部からのノイズにより
０Ｍ０８回路がラッチアップ状態となっても、このラッ
チアップ状態は保持されることはなく、０Ｍ０８回路が
破壊されることはない。このため、溝（トレンチ）の底
部が必ず高部・度のエビ基板に達している必要はなく、
ホールデ′ イングミ圧が５ｖ以上となるように溝（
トレンチ）の深さを設定づればよいことになる。
圧（通常５Ｖ）以上であれば、外部からのノイズにより
０Ｍ０８回路がラッチアップ状態となっても、このラッ
チアップ状態は保持されることはなく、０Ｍ０８回路が
破壊されることはない。このため、溝（トレンチ）の底
部が必ず高部・度のエビ基板に達している必要はなく、
ホールデ′ イングミ圧が５ｖ以上となるように溝（
トレンチ）の深さを設定づればよいことになる。
したがって、ポールディング電圧を５Ｖ以上とづる渦く
トレンチ）の深さは、エビ層の厚さ、不純物ｃＪ度等に
大ぎく依存しているが、エビ基板を用いることによりこ
のエビ基板の高濃度不純物層の抵抗を充分に低くするこ
とで、溝（トレンチ）は、その内部に半導体物質が埋め
込まれ、エビ層の厚さよりも浅く、エビ層−２μｍより
も深いものであれば、寄生サイリスタを構成する寄生抵
抗４１は充分に大ぎなものとなり、ホールディング電圧
を５ｖ以上とすることが可能で、ラッチアップの耐性を
向上することができる。
トレンチ）の深さは、エビ層の厚さ、不純物ｃＪ度等に
大ぎく依存しているが、エビ基板を用いることによりこ
のエビ基板の高濃度不純物層の抵抗を充分に低くするこ
とで、溝（トレンチ）は、その内部に半導体物質が埋め
込まれ、エビ層の厚さよりも浅く、エビ層−２μｍより
も深いものであれば、寄生サイリスタを構成する寄生抵
抗４１は充分に大ぎなものとなり、ホールディング電圧
を５ｖ以上とすることが可能で、ラッチアップの耐性を
向上することができる。
第１図（Ａ）〜（Ｃ）は本発明の一実施例に係るＣＭＯ
Ｓ半導体装置におけるエビ層及びウェル領域の不純物プ
ロファイルを示す図であり、第２図は第１図のＣＭＯＳ
半導体装置を示すパターン平面図、第３図は第２図の概
略断面図、第４図は第３図において図示した寄生サイリ
スタの等価回路図、第５図（Ａ）〜（Ｂ）は溝（トレン
チ）の深さに対するホールディング電圧の変化を示す図
、第６図は従来から用いられている基板とエビ基板とに
おけるホールディング電圧及びホールディング電流の変
化を示した図、第７図は溝（トレンチ）の形成工程を示
７図、第８図は溝（トレンチ）の深さに対する歩留りを
示す図である。 （図の主座な部分を表わす符号の説明）１・・・エビ基
板 ３・・・ＮチャンネルＭＯＳ型トランジスタ５・・・Ｐ
チ１１ンネルＭＯＳ型トランジスタ７・・・Ｐウェル １０１・・・ｆ！４ （１〜レンチ） 第２図 第３図 第５ 図ＣＢ） トＬシ士の；（す
ＪｍｌＰ’ Ｎ＋間隔（μ叫 第０図
Ｓ半導体装置におけるエビ層及びウェル領域の不純物プ
ロファイルを示す図であり、第２図は第１図のＣＭＯＳ
半導体装置を示すパターン平面図、第３図は第２図の概
略断面図、第４図は第３図において図示した寄生サイリ
スタの等価回路図、第５図（Ａ）〜（Ｂ）は溝（トレン
チ）の深さに対するホールディング電圧の変化を示す図
、第６図は従来から用いられている基板とエビ基板とに
おけるホールディング電圧及びホールディング電流の変
化を示した図、第７図は溝（トレンチ）の形成工程を示
７図、第８図は溝（トレンチ）の深さに対する歩留りを
示す図である。 （図の主座な部分を表わす符号の説明）１・・・エビ基
板 ３・・・ＮチャンネルＭＯＳ型トランジスタ５・・・Ｐ
チ１１ンネルＭＯＳ型トランジスタ７・・・Ｐウェル １０１・・・ｆ！４ （１〜レンチ） 第２図 第３図 第５ 図ＣＢ） トＬシ士の；（す
ＪｍｌＰ’ Ｎ＋間隔（μ叫 第０図
Claims (1)
- 高濃度不純物層とこの高濃度不純物層の上部に高濃度不
純物層よりも薄く形成され、高濃度不純物層よりも低濃
度に形成された低濃度不純物層との２層構造を有する第
１の導電型の半導体基板と、この半導体基板の低濃度不
純層の一部に形成された第２の導電型のＭＯＳ型トラン
ジスタと、前記半導体基板の一部に形成された第２導電
型のウェル領域と、この第２の導電型のウエル領域内に
形成された第１の導電型のＭＯＳ型トランジスタと、前
記第２の導電型のＭＯＳ型トランジスタが形成された領
域と前記第２の導電型のウェル領域との境界近傍に、前
記低濃度不純物層よりも浅く前記低濃度不純物層−２μ
ｍよりも深く形成され、内壁面に酸化膜が形成されて内
部に半導体物質が埋め込まれた溝とを有することを特徴
とするＣＭＯＳ半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217128A JPS6276758A (ja) | 1985-09-30 | 1985-09-30 | Ｃｍｏｓ半導体装置 |
| US06/913,383 US4740827A (en) | 1985-09-30 | 1986-09-30 | CMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217128A JPS6276758A (ja) | 1985-09-30 | 1985-09-30 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276758A true JPS6276758A (ja) | 1987-04-08 |
| JPH0315347B2 JPH0315347B2 (ja) | 1991-02-28 |
Family
ID=16699289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217128A Granted JPS6276758A (ja) | 1985-09-30 | 1985-09-30 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276758A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
| JPS5822044A (ja) * | 1981-07-30 | 1983-02-09 | 東一工業株式会社 | 超音波断層診断装置 |
| JPS6097661A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60217129A (ja) * | 1984-04-12 | 1985-10-30 | Mitsui Toatsu Chem Inc | 電磁波反射体の製造方法 |
-
1985
- 1985-09-30 JP JP60217128A patent/JPS6276758A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
| JPS5822044A (ja) * | 1981-07-30 | 1983-02-09 | 東一工業株式会社 | 超音波断層診断装置 |
| JPS6097661A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60217129A (ja) * | 1984-04-12 | 1985-10-30 | Mitsui Toatsu Chem Inc | 電磁波反射体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0315347B2 (ja) | 1991-02-28 |
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