JPH0315347B2 - - Google Patents
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- JPH0315347B2 JPH0315347B2 JP60217128A JP21712885A JPH0315347B2 JP H0315347 B2 JPH0315347 B2 JP H0315347B2 JP 60217128 A JP60217128 A JP 60217128A JP 21712885 A JP21712885 A JP 21712885A JP H0315347 B2 JPH0315347 B2 JP H0315347B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、所謂ラツチアツプの耐性を向上した
CMOS半導体装置に関する。
CMOS半導体装置に関する。
［発明の技術的背景とその問題点］
近年の半導体技術の発展により、集積回路の集
積度が上がるにつれてチツプ内での消費電力が増
加する傾向にある。このため、最近では最も消費
電力の少ないCMOS回路を用いて集積回路を構
成して、消費電力の低減を図つている。しかしな
がら、SOI構造をとらない通常のCMOS回路にお
いては、構造的にPNPN接合が存在して、寄生
サイリスタが構成されることになり、電源雑音等
により入力端子に過電圧が印加されると、寄性サ
イリスタがターンオンして過電流が流れ続け、所
謂所謂ラツチアツプ現像が生じて素子破壊を招く
という問題があつた。
積度が上がるにつれてチツプ内での消費電力が増
加する傾向にある。このため、最近では最も消費
電力の少ないCMOS回路を用いて集積回路を構
成して、消費電力の低減を図つている。しかしな
がら、SOI構造をとらない通常のCMOS回路にお
いては、構造的にPNPN接合が存在して、寄生
サイリスタが構成されることになり、電源雑音等
により入力端子に過電圧が印加されると、寄性サ
イリスタがターンオンして過電流が流れ続け、所
謂所謂ラツチアツプ現像が生じて素子破壊を招く
という問題があつた。
そこで、このラツチアツプ現象を防止するため
に各々のCMOS半導体装置が提案されている。
その一つとして、ガードリングと呼ばれる基板コ
ンタクトあるいはウエルコンタクトをCMOS回
路を構成するMOS型トランジスタの周囲に形成
したCMOS半導体装置が提案されている。しか
しながら、CMOS半導体装置の集積度が上がり、
回路素子の間隔が接近するようになると、ラツチ
アツプ現象を引き起すための電流が小さくなり、
ラツチアツプ現象の防止効果は低減してしまうと
いう問題が生じることになる。さらに、ガードリ
ングが形成される領域を予め考慮して、回路素子
の配置を行なう必要があり、高集積化を実現する
上で障害となつている。
に各々のCMOS半導体装置が提案されている。
その一つとして、ガードリングと呼ばれる基板コ
ンタクトあるいはウエルコンタクトをCMOS回
路を構成するMOS型トランジスタの周囲に形成
したCMOS半導体装置が提案されている。しか
しながら、CMOS半導体装置の集積度が上がり、
回路素子の間隔が接近するようになると、ラツチ
アツプ現象を引き起すための電流が小さくなり、
ラツチアツプ現象の防止効果は低減してしまうと
いう問題が生じることになる。さらに、ガードリ
ングが形成される領域を予め考慮して、回路素子
の配置を行なう必要があり、高集積化を実現する
上で障害となつている。
また、半導体基板における回路素子が形成され
る表面層の不純物濃度は、従来より用いられてい
る半導体基板と同じ濃度であり、表面層より下部
の領域の不純物濃度を従来より用いられている半
導体基板の不純物濃度よりも高濃度にすることに
より半導体基板を２層構造として、寄生抵抗値を
低くおさえた所謂エピ基板を用いてラツチアツプ
現象を防止するようにしたCMOS半導体装置が
提案されている。
る表面層の不純物濃度は、従来より用いられてい
る半導体基板と同じ濃度であり、表面層より下部
の領域の不純物濃度を従来より用いられている半
導体基板の不純物濃度よりも高濃度にすることに
より半導体基板を２層構造として、寄生抵抗値を
低くおさえた所謂エピ基板を用いてラツチアツプ
現象を防止するようにしたCMOS半導体装置が
提案されている。
第６図は半導体基板の下部の不純物濃度が１×
1018cm-3程度で、基板の表面層（厚さ10μm程度）
の不純物濃度が２×1015cm-3程度であるＰ型のエ
ピ基板に、それぞれ近接して形成されCMOS回
路を構成するＰチヤンネルトランジスタのドレイ
ン領域とＮチヤンネルトランジスタのドレイン領
域との距離に対して、寄生サイリスタがターンオ
ンして、ラツチアツプ現象を保持するために必要
なホールデイング電流及びホールデイング電圧の
変化を示したものである。第６図から明らかなよ
うに、エピ基板を用いることでホールデイング電
流及びホールデイング電圧とも増加しており、ラ
ツチアツプ現象に対する耐性は向上しているが、
また充分であるとは言えずラツチアツプ現象を確
実に防止することは困難である。
1018cm-3程度で、基板の表面層（厚さ10μm程度）
の不純物濃度が２×1015cm-3程度であるＰ型のエ
ピ基板に、それぞれ近接して形成されCMOS回
路を構成するＰチヤンネルトランジスタのドレイ
ン領域とＮチヤンネルトランジスタのドレイン領
域との距離に対して、寄生サイリスタがターンオ
ンして、ラツチアツプ現象を保持するために必要
なホールデイング電流及びホールデイング電圧の
変化を示したものである。第６図から明らかなよ
うに、エピ基板を用いることでホールデイング電
流及びホールデイング電圧とも増加しており、ラ
ツチアツプ現象に対する耐性は向上しているが、
また充分であるとは言えずラツチアツプ現象を確
実に防止することは困難である。
また、CMOS回路を構成する一方のMOS型ト
ランジスタが形成されるウエル領域と、他方のト
ランジスタが形成されるエピ基板との境界に、こ
の２つの領域を電気的に分離するための溝（トレ
ンチ）を形成することにより、寄生サイリスタを
ターンオンさせる電流を減少させて、ラツチアツ
プ現象を防止するようにしたCMOS半導体装置
が提案されている。
ランジスタが形成されるウエル領域と、他方のト
ランジスタが形成されるエピ基板との境界に、こ
の２つの領域を電気的に分離するための溝（トレ
ンチ）を形成することにより、寄生サイリスタを
ターンオンさせる電流を減少させて、ラツチアツ
プ現象を防止するようにしたCMOS半導体装置
が提案されている。
このようなCMOS半導体装置に形成される溝
（トレンチ）としては、かなり深い例えば５〜
6μm程度の深さを必要とし、次のような工程を経
てCMOS回路を構成するＰチヤンネルMOS型ト
ランジスタが形成される領域と、Ｎチヤンネル
MOS型トランジスタが形成される領域との境界
近傍に形成されて、２つの領域が電気的に分離さ
れることになる。
（トレンチ）としては、かなり深い例えば５〜
6μm程度の深さを必要とし、次のような工程を経
てCMOS回路を構成するＰチヤンネルMOS型ト
ランジスタが形成される領域と、Ｎチヤンネル
MOS型トランジスタが形成される領域との境界
近傍に形成されて、２つの領域が電気的に分離さ
れることになる。
まず、エピ基板に深さが５〜6μm程度、幅が
1.0〜1.2μm程度の溝１０１が低濃度不純物層であ
るエピ層１０７から高濃度不純物層である基板１
０９に達するように形成され（第７図ａ）、形成
された溝１０１の内壁面に薄い酸化膜１０３が形
成される（第７図ｂ）。次に、溝１０１に埋め込
まれる物質とエピ基板１０９との熱膨脹係数の違
いにより溝１０１に歪みが生じないようにするた
めに、エピ基板１０９と同程度の熱膨脹係数を有
する例えばシリコン等の半導体物質を溝１０１に
埋め込み（第７図ｃ）、最後に溝１０１の上部表
面に熱処理により酸化膜１０５が形成され分離が
行なわれる（第７図ｄ）。
1.0〜1.2μm程度の溝１０１が低濃度不純物層であ
るエピ層１０７から高濃度不純物層である基板１
０９に達するように形成され（第７図ａ）、形成
された溝１０１の内壁面に薄い酸化膜１０３が形
成される（第７図ｂ）。次に、溝１０１に埋め込
まれる物質とエピ基板１０９との熱膨脹係数の違
いにより溝１０１に歪みが生じないようにするた
めに、エピ基板１０９と同程度の熱膨脹係数を有
する例えばシリコン等の半導体物質を溝１０１に
埋め込み（第７図ｃ）、最後に溝１０１の上部表
面に熱処理により酸化膜１０５が形成され分離が
行なわれる（第７図ｄ）。
ところで、上述したａの工程において、エピ層
１０７と基板１０９とでは不純物濃度が異なるた
めに、エピ層１０７と基板１０９とのエツチング
速度に差が生じて溝１０１には段差が形成されて
しまう。このため、溝１０１を埋めるｃの工程に
おいて、溝１０１が充分に埋まらず溝１０１の内
部に空洞１１１が形成されてしまう。さらに、溝
１０１の内部に空洞１１１が形成されると、溝１
０１の上部に酸化膜１０５が形成されるｄの工程
においては、この酸化膜１０５を形成するために
熱処理が行なわれるので、空洞１１１の内壁面の
半導体物質が酸化されることになる。このため
に、空洞１１１のまわりの半導体物質に体積変化
が生じて、段差部１１３に欠陥が発生することに
もなる。
１０７と基板１０９とでは不純物濃度が異なるた
めに、エピ層１０７と基板１０９とのエツチング
速度に差が生じて溝１０１には段差が形成されて
しまう。このため、溝１０１を埋めるｃの工程に
おいて、溝１０１が充分に埋まらず溝１０１の内
部に空洞１１１が形成されてしまう。さらに、溝
１０１の内部に空洞１１１が形成されると、溝１
０１の上部に酸化膜１０５が形成されるｄの工程
においては、この酸化膜１０５を形成するために
熱処理が行なわれるので、空洞１１１の内壁面の
半導体物質が酸化されることになる。このため
に、空洞１１１のまわりの半導体物質に体積変化
が生じて、段差部１１３に欠陥が発生することに
もなる。
このために、溝１０１を低濃度不純物層から高
濃度不純物層まで達するように形成した場合に
は、リーク電流の増大、耐圧の劣化、界面準位の
発生等の素子特性の劣化を招くことになり、第８
図に示すように、歩留りが低下してしまうという
問題が生じることになる。
濃度不純物層まで達するように形成した場合に
は、リーク電流の増大、耐圧の劣化、界面準位の
発生等の素子特性の劣化を招くことになり、第８
図に示すように、歩留りが低下してしまうという
問題が生じることになる。
［発明の目的］
本発明は、上記に鑑みてなされたもので、その
目的とするところは、回路素子の劣化を招くこと
なく、ラツチアツプの耐性を向上したCMOS半
導体装置を提供することにある。
目的とするところは、回路素子の劣化を招くこと
なく、ラツチアツプの耐性を向上したCMOS半
導体装置を提供することにある。
［発明の概要］
上記目的を達成するために、…本発明は、高濃
度不純物層と、この高濃度不純物層の上部に前記
高濃度不純物層よりも薄くかつ低濃度に形成され
た低濃度不純物層との２層構造からなる第１導電
型の半導体基板と、前記半導体基板の前記低濃度
不純物層の一部に形成された第２導電型のMOS
トランジスタと、前記半導体基板の一部に形成さ
れた第２導電型のウエル領域と、前記ウエル領域
に形成された第１導電型のMOS型トランジスタ
と、前記第２導電型のMOS型トランジスタが形
成された領域と前記第２導電型のウエル領域との
境界近傍に、前記低濃度不純物層の深さよりも浅
く、かつ｛（前記低濃度不純物層の深さ）−２｝μ
よりも深く形成され、内壁面に酸化膜が形成され
て内部に半導体物質が埋め込まれた溝とを有する
ことを要旨とする。
度不純物層と、この高濃度不純物層の上部に前記
高濃度不純物層よりも薄くかつ低濃度に形成され
た低濃度不純物層との２層構造からなる第１導電
型の半導体基板と、前記半導体基板の前記低濃度
不純物層の一部に形成された第２導電型のMOS
トランジスタと、前記半導体基板の一部に形成さ
れた第２導電型のウエル領域と、前記ウエル領域
に形成された第１導電型のMOS型トランジスタ
と、前記第２導電型のMOS型トランジスタが形
成された領域と前記第２導電型のウエル領域との
境界近傍に、前記低濃度不純物層の深さよりも浅
く、かつ｛（前記低濃度不純物層の深さ）−２｝μ
よりも深く形成され、内壁面に酸化膜が形成され
て内部に半導体物質が埋め込まれた溝とを有する
ことを要旨とする。
［発明の効果］
本発明によれば、CMOS回路が形成される表
面層を低濃度不純物層とする半導体基板の第２導
電型のMOSトランジスタが形成された領域と第
２導電型のウエル領域との境界近傍に、低濃度不
純物層よりも浅く、かつ｛（前記低濃度不純物層
の深さ）−２｝μmよりも深く、内部に半導体物質
が埋め込まれた溝を形成したので、CMOS回路
素子の特性の劣化を招くことなく、CMOS構造
下に存在する寄生サイリスタのラツチアツプ状態
を保持するために必要な電圧を電源電圧以上とす
ることが可能である。したがつて、ラツチアツプ
の耐性を向上したCMOS半導体装置を提供する
ことができる。
面層を低濃度不純物層とする半導体基板の第２導
電型のMOSトランジスタが形成された領域と第
２導電型のウエル領域との境界近傍に、低濃度不
純物層よりも浅く、かつ｛（前記低濃度不純物層
の深さ）−２｝μmよりも深く、内部に半導体物質
が埋め込まれた溝を形成したので、CMOS回路
素子の特性の劣化を招くことなく、CMOS構造
下に存在する寄生サイリスタのラツチアツプ状態
を保持するために必要な電圧を電源電圧以上とす
ることが可能である。したがつて、ラツチアツプ
の耐性を向上したCMOS半導体装置を提供する
ことができる。
［発明の実施例］
以下、図面を用いて本発明の実施例を説明す
る。
る。
第１図は、本発明の一実施例に係るCMOS半
導体装置が形成され、半導体基板の表面にエピ層
が形成されたエピ基板の深さに対する不純物分布
を示したものである。このエピ基板はアンチモン
を高濃度（例えば１×1018cm-3程度）にドープし
たＮ型の半導体基板の上部に、リンを低濃度（例
えば2.5×1015cm-3程度）にドープしてエピ層を成
長させて、ボロンのイオン注入によりＰ型のウエ
ル領域（以下「Ｐウエル」と呼ぶ。）を形成した
ものであり、第１図Ａ〜Ｃはそれぞれエピ層の厚
さが、2μm，3μm，4μmのものである。第１図Ａ
に示すように、エピ層の厚さが2μmと薄い場合に
は、エピ層の下部の半導体基板の不純物であるア
ンチモンがエピ層にしみ出してくるために、Ｐウ
エルの接合の深さは1.25μm程度となる。一方、
第１図Ｃに示すように、エピ層の厚さが4μmの場
合には、Ｐウエルの底部に1μm程度の低不純物層
が存在することになる。
導体装置が形成され、半導体基板の表面にエピ層
が形成されたエピ基板の深さに対する不純物分布
を示したものである。このエピ基板はアンチモン
を高濃度（例えば１×1018cm-3程度）にドープし
たＮ型の半導体基板の上部に、リンを低濃度（例
えば2.5×1015cm-3程度）にドープしてエピ層を成
長させて、ボロンのイオン注入によりＰ型のウエ
ル領域（以下「Ｐウエル」と呼ぶ。）を形成した
ものであり、第１図Ａ〜Ｃはそれぞれエピ層の厚
さが、2μm，3μm，4μmのものである。第１図Ａ
に示すように、エピ層の厚さが2μmと薄い場合に
は、エピ層の下部の半導体基板の不純物であるア
ンチモンがエピ層にしみ出してくるために、Ｐウ
エルの接合の深さは1.25μm程度となる。一方、
第１図Ｃに示すように、エピ層の厚さが4μmの場
合には、Ｐウエルの底部に1μm程度の低不純物層
が存在することになる。
第２図は、第１図で示したそれぞれエピ層の厚
さが異なる３つのエピ基板に形成されたCMOS
半導体装置の構造を示すパターン平面図である。
同図において、１はＮ型のエピ基板であり、この
エピ基板１上にＮチヤンネルMOS型トランジス
タ（以下「NMOSトランジスタ」と呼ぶ。）３
と、ＰチヤンネルMOS型トランジスタ（以下
「PMOSトランジスタ」と呼ぶ。）５が形成され、
この両トランジスタによりCMOSインバータ回
路が構成されている。
さが異なる３つのエピ基板に形成されたCMOS
半導体装置の構造を示すパターン平面図である。
同図において、１はＮ型のエピ基板であり、この
エピ基板１上にＮチヤンネルMOS型トランジス
タ（以下「NMOSトランジスタ」と呼ぶ。）３
と、ＰチヤンネルMOS型トランジスタ（以下
「PMOSトランジスタ」と呼ぶ。）５が形成され、
この両トランジスタによりCMOSインバータ回
路が構成されている。
エピ基板１には、Ｐ型のウエル（以下「Ｐウエ
ル」と呼ぶ。）７が形成され、さらにこのＰウエ
ル７の中に所定間隔だけ離れて一対のＮ型の領域
９，１１が形成されて、NMOS型トランジスタ
３のソース及びドレインを構成しており、（以下
９を「NMOSソース領域」１１を「NMOSドレ
イン領域」と呼ぶ。）、NMOSソース領域９はア
ルミ配線１３によりVSS端子４５に接続され、
NMOSドレイン領域１１はアルミ配線１３によ
り出力端子５１に接続されている。そして、
NMOSソース領域９とNMOSドレイン領域１１
との間のエピ基板１の表面上にボリシリコンによ
り後述するPMOSトランジスタ５と共通のゲー
ト電極１５が形成され、このゲート電極１５はア
ルミ配線１３により力端子４９に接続されてい
る。なお、ウエルコンタクト１７がＰウエル７の
中に設けられ、このウエルコンタクト１７とり
VSS端子４５とがアルミ配線１３により接続され
ている。
ル」と呼ぶ。）７が形成され、さらにこのＰウエ
ル７の中に所定間隔だけ離れて一対のＮ型の領域
９，１１が形成されて、NMOS型トランジスタ
３のソース及びドレインを構成しており、（以下
９を「NMOSソース領域」１１を「NMOSドレ
イン領域」と呼ぶ。）、NMOSソース領域９はア
ルミ配線１３によりVSS端子４５に接続され、
NMOSドレイン領域１１はアルミ配線１３によ
り出力端子５１に接続されている。そして、
NMOSソース領域９とNMOSドレイン領域１１
との間のエピ基板１の表面上にボリシリコンによ
り後述するPMOSトランジスタ５と共通のゲー
ト電極１５が形成され、このゲート電極１５はア
ルミ配線１３により力端子４９に接続されてい
る。なお、ウエルコンタクト１７がＰウエル７の
中に設けられ、このウエルコンタクト１７とり
VSS端子４５とがアルミ配線１３により接続され
ている。
また、エピ基板１には、所定間隔だけ離れて一
対のＰ型の領域１９，２１が形成され、この領域
１９，２１がPMOSトランジスタ５のドレイン
及びソースを構成しており（以下１９を
「PMOSドレイン領域」，２１を「PMOSソース
領域」と呼ぶ。）、PMOSドレイン領域１９はア
ルミ配線１３により出力端子５１に接続され、
NMOSソース領域２１はアルミ配線１３により
VDD端子４７に接続されている。そして、PMOS
ドレイン領域１９とPMOSソース領域２１との
間のエピ基板１の表面上にポリシンコンによりゲ
ート電極１５が形成され、このゲート電極１５は
アルミ配線１３により入力端子４９に接続されて
いる。なお、エピ基板１には基板コンタクト２３
が形成され、この基板コンタクト２３とVDD端子
４７とがアルミ配線１３により接続されている。
対のＰ型の領域１９，２１が形成され、この領域
１９，２１がPMOSトランジスタ５のドレイン
及びソースを構成しており（以下１９を
「PMOSドレイン領域」，２１を「PMOSソース
領域」と呼ぶ。）、PMOSドレイン領域１９はア
ルミ配線１３により出力端子５１に接続され、
NMOSソース領域２１はアルミ配線１３により
VDD端子４７に接続されている。そして、PMOS
ドレイン領域１９とPMOSソース領域２１との
間のエピ基板１の表面上にポリシンコンによりゲ
ート電極１５が形成され、このゲート電極１５は
アルミ配線１３により入力端子４９に接続されて
いる。なお、エピ基板１には基板コンタクト２３
が形成され、この基板コンタクト２３とVDD端子
４７とがアルミ配線１３により接続されている。
第３図は第２図の概略の断面図であり、
CMOS構造において存在する寄生トランジスタ
及び寄生抵抗により構造される寄生サイリスタの
近似的な等価回路が図示してあり、第４図はこの
等価回路だけを抜き出し示した図である。第３図
におい、２９は縦型寄生NPNバイポーラトラン
ジスタ（以下「NPNトランジスタ」と呼ぶ。）
で、このNPNトランジスタ２９は、Ｎ型の
NMOSソース領域９をエミツタとし、エピ基板
１に形成されたＰウエル７をベースとし、Ｎ型の
基板１をコクタとして形成されている。また３１
は横型寄生PNPバイポーラトランジスタ（以下
「PNPトランジスタ」と呼ぶ。）で、このPNPト
ランジスタ３１は、Ｐ型のPMOSソース領域を
エミツタとし、Ｎ型のエピ基板１をベースとし、
エピ基板１に形成されたＰウエル７をコレクタと
して形成されている。そして、PNPトランジス
タ２９のエミツタはVSS端子１４５に接続され、
NPNトランジスタ２９のベースは寄生ウエル抵
抗３３を介してVSS端子４５に接続されていると
ともに、PNPトランジスタ３１の寄生コレクタ
抵抗４１を介してPNPトランジスタ３１のコレ
クタに接続さている。また、NPNトランジスタ
２９のコレクタは、このNPNトランジスタ２９
のコレクタ寄生抵抗４３を介してPNPトランジ
スタ３１のベースは並列接続された寄生基板抵抗
３５を介してVDD端子４７に接続されており、
PNPトランジスタ３１のエミツタはVDD端子４７
に接続されている。
CMOS構造において存在する寄生トランジスタ
及び寄生抵抗により構造される寄生サイリスタの
近似的な等価回路が図示してあり、第４図はこの
等価回路だけを抜き出し示した図である。第３図
におい、２９は縦型寄生NPNバイポーラトラン
ジスタ（以下「NPNトランジスタ」と呼ぶ。）
で、このNPNトランジスタ２９は、Ｎ型の
NMOSソース領域９をエミツタとし、エピ基板
１に形成されたＰウエル７をベースとし、Ｎ型の
基板１をコクタとして形成されている。また３１
は横型寄生PNPバイポーラトランジスタ（以下
「PNPトランジスタ」と呼ぶ。）で、このPNPト
ランジスタ３１は、Ｐ型のPMOSソース領域を
エミツタとし、Ｎ型のエピ基板１をベースとし、
エピ基板１に形成されたＰウエル７をコレクタと
して形成されている。そして、PNPトランジス
タ２９のエミツタはVSS端子１４５に接続され、
NPNトランジスタ２９のベースは寄生ウエル抵
抗３３を介してVSS端子４５に接続されていると
ともに、PNPトランジスタ３１の寄生コレクタ
抵抗４１を介してPNPトランジスタ３１のコレ
クタに接続さている。また、NPNトランジスタ
２９のコレクタは、このNPNトランジスタ２９
のコレクタ寄生抵抗４３を介してPNPトランジ
スタ３１のベースは並列接続された寄生基板抵抗
３５を介してVDD端子４７に接続されており、
PNPトランジスタ３１のエミツタはVDD端子４７
に接続されている。
第５図Ａ，Ｂはラツチアツプ現象を保持するた
めに必要なホールデイング電流及びホールデイン
グ電圧の実測値である。このラツチアツプ現象は
第１図で説明したエピ基板１に第２図及び第３図
で示したCMOS回路を形成するとともに、
NMOSトランジスタ３が形成されているＰウエ
ル７と、PMOSトランジスタ５が形成されてい
る領域との境界近傍に、内部にエピ基板と同程度
の熱膨脹係数を有する例えばシリコン等の半導体
物質が埋め込まれた溝を形成し、NMOSトラン
ジスタ３とPMOSトランジスタ５とを電気的に
分離して、端子Ａからキヤリアを注入することに
より寄生サイリスタをターンオンさせて引き起こ
されたものである。
めに必要なホールデイング電流及びホールデイン
グ電圧の実測値である。このラツチアツプ現象は
第１図で説明したエピ基板１に第２図及び第３図
で示したCMOS回路を形成するとともに、
NMOSトランジスタ３が形成されているＰウエ
ル７と、PMOSトランジスタ５が形成されてい
る領域との境界近傍に、内部にエピ基板と同程度
の熱膨脹係数を有する例えばシリコン等の半導体
物質が埋め込まれた溝を形成し、NMOSトラン
ジスタ３とPMOSトランジスタ５とを電気的に
分離して、端子Ａからキヤリアを注入することに
より寄生サイリスタをターンオンさせて引き起こ
されたものである。
同図Ｂに示すように、エピ層の厚さが2μm及び
3μmのもので、溝（トレンチ）の深さが２〜3μm
の範囲においては、ホールデイング電流、ホール
デイング電圧はともに変化がみられず、ホールデ
イング電圧は電源電圧（通常5V）以上となつい
る。すなわち、第１図Ａ，Ｂから明らかなよう
に、2μmの深さの溝（トレンチ）においても、こ
の溝（トレンチ）の底が高濃度のエピ基板に達し
ているために、第４図の等価回路において示した
寄生抵抗４１が十分に大きくなり、ホールデイン
グ電圧はともに、溝（トレンチ）の深さに対して
依存性はもたないことになる。
3μmのもので、溝（トレンチ）の深さが２〜3μm
の範囲においては、ホールデイング電流、ホール
デイング電圧はともに変化がみられず、ホールデ
イング電圧は電源電圧（通常5V）以上となつい
る。すなわち、第１図Ａ，Ｂから明らかなよう
に、2μmの深さの溝（トレンチ）においても、こ
の溝（トレンチ）の底が高濃度のエピ基板に達し
ているために、第４図の等価回路において示した
寄生抵抗４１が十分に大きくなり、ホールデイン
グ電圧はともに、溝（トレンチ）の深さに対して
依存性はもたないことになる。
一方、エピ層の厚さが4μmのものでは、第１図
Ｃにおいて示したように、Ｐウエル７の底部に低
不純物が存在するために、溝（トレンチ）の深さ
が2μmでは溝（トレンチ）の底が高濃度のエピ基
板に達していないが、ホールデイング電圧は5V
以上となつている。
Ｃにおいて示したように、Ｐウエル７の底部に低
不純物が存在するために、溝（トレンチ）の深さ
が2μmでは溝（トレンチ）の底が高濃度のエピ基
板に達していないが、ホールデイング電圧は5V
以上となつている。
ところで、ホールデイング電圧がCMOS回路
の電源電圧（通常5V）以上であれば、外部から
のノイズによりCMOS回路がラツチアツプ状態
となつても、このラツチアツプ状態は保持さるこ
とはなく、CMOS回路が破壊されることはない。
このため、溝（トレンチ）の底部が必ず高濃度の
エピ基板に達している必要はなく、ホールデイン
グ電圧が5V以上となるように溝（トレンチ）の
深さを設定すればよいことになる。
の電源電圧（通常5V）以上であれば、外部から
のノイズによりCMOS回路がラツチアツプ状態
となつても、このラツチアツプ状態は保持さるこ
とはなく、CMOS回路が破壊されることはない。
このため、溝（トレンチ）の底部が必ず高濃度の
エピ基板に達している必要はなく、ホールデイン
グ電圧が5V以上となるように溝（トレンチ）の
深さを設定すればよいことになる。
したがつて、ホールデイング電圧を5V以上と
する溝（トレンチ）の深さは、エピ層の厚さ、不
純物濃度等に大きく依存しているが、エピ基板を
用いることによりこのエピ基板の高濃度不純物層
の抵抗を充分に低くすることで、溝（トレンチ）
は、その内部に半導体物質が埋め込まれ、エピ層
の厚さよりも浅く、エピ層−2μmよりも深いもの
であれば、寄生サイリスタを構成する寄生抵抗４
１は充分に大きなものとなり、ホールデイング電
圧を5V以上とすることが可能で、ラツチアツプ
の耐性を向上することができる。
する溝（トレンチ）の深さは、エピ層の厚さ、不
純物濃度等に大きく依存しているが、エピ基板を
用いることによりこのエピ基板の高濃度不純物層
の抵抗を充分に低くすることで、溝（トレンチ）
は、その内部に半導体物質が埋め込まれ、エピ層
の厚さよりも浅く、エピ層−2μmよりも深いもの
であれば、寄生サイリスタを構成する寄生抵抗４
１は充分に大きなものとなり、ホールデイング電
圧を5V以上とすることが可能で、ラツチアツプ
の耐性を向上することができる。
第１図Ａ〜Ｃは本発明の一実施例に係る
CMOS半導体基板におけるエピ層及びウエル領
域の不純物プロフアイルを示す図であり、第２図
は第１図の半導体装置を示すパターン平面図、第
３図は第２図の概略断面図、第４図は第３図にお
いて図示した寄生サイリスタの等価回路図、第５
図Ａ〜Ｂは溝（トレンチ）の深さに対するホール
デイング電圧の変化を示す図、第６図は従来から
用いられている基板とエピ基板とにおけるホール
デイング電圧及びホールデイング電流の変化を示
した図、第７図は溝（トレンチ）の形成工程を示
す図、第８図は溝（トレンチ）の深さに対する歩
留りを示す図である。 図の主要な部分を表わす符号の説明、１……エ
ピ基板、３……ＮチヤンネルMOS型トランジス
タ、５……ＰチヤンネルMOS型トランジスタ、
７……Ｐウエル、１０１……溝（トレンチ）。
CMOS半導体基板におけるエピ層及びウエル領
域の不純物プロフアイルを示す図であり、第２図
は第１図の半導体装置を示すパターン平面図、第
３図は第２図の概略断面図、第４図は第３図にお
いて図示した寄生サイリスタの等価回路図、第５
図Ａ〜Ｂは溝（トレンチ）の深さに対するホール
デイング電圧の変化を示す図、第６図は従来から
用いられている基板とエピ基板とにおけるホール
デイング電圧及びホールデイング電流の変化を示
した図、第７図は溝（トレンチ）の形成工程を示
す図、第８図は溝（トレンチ）の深さに対する歩
留りを示す図である。 図の主要な部分を表わす符号の説明、１……エ
ピ基板、３……ＮチヤンネルMOS型トランジス
タ、５……ＰチヤンネルMOS型トランジスタ、
７……Ｐウエル、１０１……溝（トレンチ）。
Claims (1)
- 【特許請求の範囲】 １ 高濃度度不純物層と、この高濃度不純物層の
上部に前記高濃度不純物層よりも薄くかつ低濃度
に形成された低濃度不純物層との２層構造からな
る第１導電型の半導体基板と、 前記半導体基板の前記低濃度不純物層の一部に
形成された第２導電型のMOSトランジスタと、 前記半導体基板の一部に形成された第２導電型
のウエル領域と、 前記ウエル領域に形成された第１導電型の
MOSトランジスタと、 前記第２導電型のMOSトランジスタが形成さ
れた領域と前記第２導電型のウエル領域との境界
近傍に、前記低濃度不純物層の深さよりも浅く、
かつ｛（前記低濃度不純物層の深さ）−２｝μmよ
りも深く形成され、内壁面に酸化膜が形成されて
内部に半導体物質が埋め込まれた溝と を有することを特徴とするCMOS半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217128A JPS6276758A (ja) | 1985-09-30 | 1985-09-30 | Ｃｍｏｓ半導体装置 |
| US06/913,383 US4740827A (en) | 1985-09-30 | 1986-09-30 | CMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217128A JPS6276758A (ja) | 1985-09-30 | 1985-09-30 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276758A JPS6276758A (ja) | 1987-04-08 |
| JPH0315347B2 true JPH0315347B2 (ja) | 1991-02-28 |
Family
ID=16699289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217128A Granted JPS6276758A (ja) | 1985-09-30 | 1985-09-30 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276758A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
| JPS5822044A (ja) * | 1981-07-30 | 1983-02-09 | 東一工業株式会社 | 超音波断層診断装置 |
| JPS6097661A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60217129A (ja) * | 1984-04-12 | 1985-10-30 | Mitsui Toatsu Chem Inc | 電磁波反射体の製造方法 |
-
1985
- 1985-09-30 JP JP60217128A patent/JPS6276758A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
| JPS5822044A (ja) * | 1981-07-30 | 1983-02-09 | 東一工業株式会社 | 超音波断層診断装置 |
| JPS6097661A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60217129A (ja) * | 1984-04-12 | 1985-10-30 | Mitsui Toatsu Chem Inc | 電磁波反射体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276758A (ja) | 1987-04-08 |
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