JP2002083935A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002083935A JP2002083935A JP2000269752A JP2000269752A JP2002083935A JP 2002083935 A JP2002083935 A JP 2002083935A JP 2000269752 A JP2000269752 A JP 2000269752A JP 2000269752 A JP2000269752 A JP 2000269752A JP 2002083935 A JP2002083935 A JP 2002083935A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor region
- semiconductor device
- support substrate
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 制御回路用半導体領域の素子の誤動作を防止
するとともに、電力用半導体領域の素子の特性バラツキ
を小さくする。 【解決手段】 支持基板１を埋め込み絶縁膜２を介して
Ｎ型低濃度の活性層基板３と電気的に絶縁し、活性層基
板３の表面部に電力用半導体領域６を形成し、電力用半
導体領域６とは電気的に分離された制御回路用半導体領
域７を形成し、支持基板１の電力用半導体領域６のドレ
インコンタクト領域１５の直下に相当する領域に裏面側
から深い溝２０を形成し、支持基板１の裏面側に溝２０
に沿って電極層２１を形成し、電極層２１をＶＳＳ電位
に固定し、電極層２１と支持基板１との界面にＮ＋型の
拡散領域２３を形成する。
するとともに、電力用半導体領域の素子の特性バラツキ
を小さくする。 【解決手段】 支持基板１を埋め込み絶縁膜２を介して
Ｎ型低濃度の活性層基板３と電気的に絶縁し、活性層基
板３の表面部に電力用半導体領域６を形成し、電力用半
導体領域６とは電気的に分離された制御回路用半導体領
域７を形成し、支持基板１の電力用半導体領域６のドレ
インコンタクト領域１５の直下に相当する領域に裏面側
から深い溝２０を形成し、支持基板１の裏面側に溝２０
に沿って電極層２１を形成し、電極層２１をＶＳＳ電位
に固定し、電極層２１と支持基板１との界面にＮ＋型の
拡散領域２３を形成する。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ型の半導体基板に
電力用半導体領域と制御回路用半導体領域とが横方向に
絶縁分離されて形成された半導体装置に関するものであ
る。
電力用半導体領域と制御回路用半導体領域とが横方向に
絶縁分離されて形成された半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来の半導体装置としては特開平９−２
６６３１０号公報に示されたものがある。
６６３１０号公報に示されたものがある。
【０００３】
【従来技術の問題点】しかしながら、このような半導体
装置においては、急激な電圧変動に起因する変位電流等
による素子の誤動作を防止するために、埋め込み絶縁膜
上にＮ＋型埋め込み層を形成しているが、ＳＯＩ基板の
平面方向においてＮ＋型埋め込み層の濃度分布を全く均
一にすることは困難であるから、Ｎ＋型埋め込み層には
平面的な濃度バラツキがあるので、活性層基板の表面部
に形成した素子の特性バラツキの要因になるという問題
点があった。
装置においては、急激な電圧変動に起因する変位電流等
による素子の誤動作を防止するために、埋め込み絶縁膜
上にＮ＋型埋め込み層を形成しているが、ＳＯＩ基板の
平面方向においてＮ＋型埋め込み層の濃度分布を全く均
一にすることは困難であるから、Ｎ＋型埋め込み層には
平面的な濃度バラツキがあるので、活性層基板の表面部
に形成した素子の特性バラツキの要因になるという問題
点があった。
【０００４】本発明は上述の課題を解決するためになさ
れたもので、制御回路用半導体領域の素子の誤動作を防
止するとともに、電力用半導体領域の素子の特性バラツ
キが小さい半導体装置を提供することを目的とする。
れたもので、制御回路用半導体領域の素子の誤動作を防
止するとともに、電力用半導体領域の素子の特性バラツ
キが小さい半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するた
め、本発明においては、ＳＯＩ型の半導体基板に電力用
半導体領域と制御回路用半導体領域とが横方向に絶縁分
離されて形成された半導体装置において、上記電力用半
導体領域の下部の支持基板の少なくとも一部に上記支持
基板の他の部分よりも低抵抗である低抵抗部分を形成す
る。
め、本発明においては、ＳＯＩ型の半導体基板に電力用
半導体領域と制御回路用半導体領域とが横方向に絶縁分
離されて形成された半導体装置において、上記電力用半
導体領域の下部の支持基板の少なくとも一部に上記支持
基板の他の部分よりも低抵抗である低抵抗部分を形成す
る。
【０００６】この場合、上記低抵抗部分をドレインコン
タクト領域の下部に形成するのがよい。
タクト領域の下部に形成するのがよい。
【０００７】また、上記低抵抗部分を上記電力用半導体
領域の周辺部に形成するのがよい。
領域の周辺部に形成するのがよい。
【０００８】これらの場合、上記低抵抗部分を上記支持
基板に形成された溝と上記溝に沿って形成された電極層
とから構成するのがよい。
基板に形成された溝と上記溝に沿って形成された電極層
とから構成するのがよい。
【０００９】この場合、上記電極層を第１の電源電位よ
りも低い第２の電源電位に固定するのがよい。
りも低い第２の電源電位に固定するのがよい。
【００１０】また、上記溝の底部に他の部位と比較して
深い拡散層領域を形成するのがよい。
深い拡散層領域を形成するのがよい。
【００１１】また、上記電力用半導体領域と上記制御回
路用半導体領域とを横方向に絶縁分離する分離領域が上
記活性層基板の主面側から埋め込み絶縁膜を貫通して上
記支持基板の内部に到達するようにするのがよい。
路用半導体領域とを横方向に絶縁分離する分離領域が上
記活性層基板の主面側から埋め込み絶縁膜を貫通して上
記支持基板の内部に到達するようにするのがよい。
【００１２】
【発明の効果】本発明に係る半導体装置においては、変
位電流が制御回路用半導体領域には流れにくくなるか
ら、制御回路用半導体領域の素子の誤動作を防止するこ
とができ、また電力用半導体領域の埋め込み絶縁膜上に
Ｎ＋型埋め込み層を形成する必要がないから、電力用半
導体領域の素子の特性バラツキが小さい。
位電流が制御回路用半導体領域には流れにくくなるか
ら、制御回路用半導体領域の素子の誤動作を防止するこ
とができ、また電力用半導体領域の埋め込み絶縁膜上に
Ｎ＋型埋め込み層を形成する必要がないから、電力用半
導体領域の素子の特性バラツキが小さい。
【００１３】また、低抵抗部分をドレインコンタクト領
域の下部に形成したときには、変位電流が制御回路用半
導体領域には非常に流れにくくなるから、確実に制御回
路用半導体領域の素子の誤動作を防止することができ
る。
域の下部に形成したときには、変位電流が制御回路用半
導体領域には非常に流れにくくなるから、確実に制御回
路用半導体領域の素子の誤動作を防止することができ
る。
【００１４】また、低抵抗部分を電力用半導体領域の周
辺部に形成したときには、低抵抗部分により制御回路用
半導体領域への変位電流の伝搬の最後で変位電流を逃が
すことができるから、制御回路用半導体領域の素子の誤
動作を防止することができ、また溝を形成するためのマ
スクが単純になるから、製造コストを低減することがで
きる。
辺部に形成したときには、低抵抗部分により制御回路用
半導体領域への変位電流の伝搬の最後で変位電流を逃が
すことができるから、制御回路用半導体領域の素子の誤
動作を防止することができ、また溝を形成するためのマ
スクが単純になるから、製造コストを低減することがで
きる。
【００１５】また、低抵抗部分を支持基板に形成された
溝と溝に沿って形成された電極層とから構成したときに
は、簡単に低抵抗部分を形成することができるから、製
造コストを低減することができる。
溝と溝に沿って形成された電極層とから構成したときに
は、簡単に低抵抗部分を形成することができるから、製
造コストを低減することができる。
【００１６】また、電極層を第１の電源電位よりも低い
第２の電源電位に固定したときには、変位電流が制御回
路用半導体領域には非常に流れにくくなるから、確実に
制御回路用半導体領域の素子の誤動作を防止することが
できる。
第２の電源電位に固定したときには、変位電流が制御回
路用半導体領域には非常に流れにくくなるから、確実に
制御回路用半導体領域の素子の誤動作を防止することが
できる。
【００１７】また、溝の底部に他の部位と比較して深い
拡散層領域を形成したときには、変位電流が制御回路用
半導体領域には非常に流れにくくなるから、確実に制御
回路用半導体領域の素子の誤動作を防止することができ
る。
拡散層領域を形成したときには、変位電流が制御回路用
半導体領域には非常に流れにくくなるから、確実に制御
回路用半導体領域の素子の誤動作を防止することができ
る。
【００１８】また、電力用半導体領域と制御回路用半導
体領域とを横方向に絶縁分離する分離領域が活性層基板
の主面側から埋め込み絶縁膜を貫通して支持基板の内部
に到達するようにしたときには、変位電流が制御回路用
半導体領域には非常に流れにくくなるから、確実に制御
回路用半導体領域の素子の誤動作を防止することができ
る。
体領域とを横方向に絶縁分離する分離領域が活性層基板
の主面側から埋め込み絶縁膜を貫通して支持基板の内部
に到達するようにしたときには、変位電流が制御回路用
半導体領域には非常に流れにくくなるから、確実に制御
回路用半導体領域の素子の誤動作を防止することができ
る。
【００１９】
【発明の実施の形態】図１は本発明に係る半導体装置の
一部を示す断面図である。図に示すように、Ｎ型低濃度
の支持基板１は埋め込み絶縁膜（埋め込み酸化膜）２を
介してＮ型低濃度の活性層基板３と電気的に絶縁されて
おり、ＳＯＩ型の半導体基板を構成している。なお、支
持基板１の厚みはハンドリング等の問題がない範囲でな
るべく薄いものが用いられる。また、活性層基板３の表
面部には電力用半導体領域（パワー素子部）６が形成さ
れ、電力用半導体領域６にはＬＤＭＯＳ等が形成され、
さらに電力用半導体領域６とは電気的に分離された制御
回路用半導体領域（制御回路部）７が形成され、トレン
チの内側に形成された絶縁分離膜４と絶縁分離膜４の内
部でトレンチを埋め込むための多結晶シリコン５とによ
って電力用半導体領域６と制御回路用半導体領域７とを
横方向（図１紙面左右方向）に絶縁分離する分離領域が
構成されている。また、電力用半導体領域６の活性層基
板３の表面にＮ＋型のドレインコンタクト領域１５、Ｐ
型のチャネル領域１１が形成され、チャネル領域１１の
内部の表面にはＮ＋型のソース領域１２が形成され、活
性層基板３上にはゲート絶縁膜１３を介してゲート電極
１４が形成され、チャネル領域１１内でＮ＋型のソース
領域１２に接してチャネルが形成されている。また、制
御回路用半導体領域７にはラテラルＰＮＰトランジスタ
が形成され、ラテラルＰＮＰトランジスタの構成要素と
して、活性層基板３の表面にＰ＋型のコレクタ領域８、
Ｐ＋型のエミッタ領域９、Ｎ＋型のベースコンタクト領
域１０が形成されている。また、支持基板１の電力用半
導体領域６のドレインコンタクト領域１５の直下に相当
する領域には裏面側から深い溝２０が形成され、溝２０
の底部は埋め込み絶縁膜２のごく近傍まで到達してお
り、支持基板１の裏面側には溝２０に沿って金属（例え
ばＡ１−ＳｉやＣｕなど）やシリサイド等からなる電極
層２１が形成されている。なお、図１においては電力用
半導体領域６および制御回路用半導体領域７には、それ
ぞれＬＤＭＯＳ、ラテラルＰＮＰトランジスタが１つづ
つ形成されるように書かれているが、実際には電力用半
導体領域６には複数のＬＤＭＯＳがセル状に、制御回路
用半導体領域７には複数のラテラルＰＮＰトランジスタ
等が設けられているものである。電力用半導体領域６に
形成された複数のＬＤＭＯＳは、各ＬＤＭＯＳのドレイ
ンコンタクト領域１５の直下に相当する領域に溝２０が
形成されており、図１においては１つのＬＤＭＯＳのみ
を記載したものである。そして、この半導体装置にはＶ
ＤＤ電位（第１の電源電位）と、ＶＳＳ電位（第１の電
源電位よりも低い第２の電源電位）とが与えられ、電極
層２１はＶＳＳ電位に固定されている。なお、電力用半
導体領域６の活性層基板３はＬＤＭＯＳＦＥＴのドレイ
ン領域であるため、活性層基板３の電圧はＶＤＤ電位ま
たは、ＶＤＤ電位とＶＳＳ電位との間で変位している。
また、電極層２１と支持基板１との界面にはコンタクト
のオーミック特性を得るために、Ｎ＋型の拡散領域２３
が形成されている。そして、溝２０と溝２０に沿って形
成された電極層２１とによって低抵抗部分が構成されて
いる。また、電極層２１を構成した後の支持基板１に残
された溝２０部の凹部には、酸化膜系の充填物２２が充
填され、裏面側が平坦化されている。
一部を示す断面図である。図に示すように、Ｎ型低濃度
の支持基板１は埋め込み絶縁膜（埋め込み酸化膜）２を
介してＮ型低濃度の活性層基板３と電気的に絶縁されて
おり、ＳＯＩ型の半導体基板を構成している。なお、支
持基板１の厚みはハンドリング等の問題がない範囲でな
るべく薄いものが用いられる。また、活性層基板３の表
面部には電力用半導体領域（パワー素子部）６が形成さ
れ、電力用半導体領域６にはＬＤＭＯＳ等が形成され、
さらに電力用半導体領域６とは電気的に分離された制御
回路用半導体領域（制御回路部）７が形成され、トレン
チの内側に形成された絶縁分離膜４と絶縁分離膜４の内
部でトレンチを埋め込むための多結晶シリコン５とによ
って電力用半導体領域６と制御回路用半導体領域７とを
横方向（図１紙面左右方向）に絶縁分離する分離領域が
構成されている。また、電力用半導体領域６の活性層基
板３の表面にＮ＋型のドレインコンタクト領域１５、Ｐ
型のチャネル領域１１が形成され、チャネル領域１１の
内部の表面にはＮ＋型のソース領域１２が形成され、活
性層基板３上にはゲート絶縁膜１３を介してゲート電極
１４が形成され、チャネル領域１１内でＮ＋型のソース
領域１２に接してチャネルが形成されている。また、制
御回路用半導体領域７にはラテラルＰＮＰトランジスタ
が形成され、ラテラルＰＮＰトランジスタの構成要素と
して、活性層基板３の表面にＰ＋型のコレクタ領域８、
Ｐ＋型のエミッタ領域９、Ｎ＋型のベースコンタクト領
域１０が形成されている。また、支持基板１の電力用半
導体領域６のドレインコンタクト領域１５の直下に相当
する領域には裏面側から深い溝２０が形成され、溝２０
の底部は埋め込み絶縁膜２のごく近傍まで到達してお
り、支持基板１の裏面側には溝２０に沿って金属（例え
ばＡ１−ＳｉやＣｕなど）やシリサイド等からなる電極
層２１が形成されている。なお、図１においては電力用
半導体領域６および制御回路用半導体領域７には、それ
ぞれＬＤＭＯＳ、ラテラルＰＮＰトランジスタが１つづ
つ形成されるように書かれているが、実際には電力用半
導体領域６には複数のＬＤＭＯＳがセル状に、制御回路
用半導体領域７には複数のラテラルＰＮＰトランジスタ
等が設けられているものである。電力用半導体領域６に
形成された複数のＬＤＭＯＳは、各ＬＤＭＯＳのドレイ
ンコンタクト領域１５の直下に相当する領域に溝２０が
形成されており、図１においては１つのＬＤＭＯＳのみ
を記載したものである。そして、この半導体装置にはＶ
ＤＤ電位（第１の電源電位）と、ＶＳＳ電位（第１の電
源電位よりも低い第２の電源電位）とが与えられ、電極
層２１はＶＳＳ電位に固定されている。なお、電力用半
導体領域６の活性層基板３はＬＤＭＯＳＦＥＴのドレイ
ン領域であるため、活性層基板３の電圧はＶＤＤ電位ま
たは、ＶＤＤ電位とＶＳＳ電位との間で変位している。
また、電極層２１と支持基板１との界面にはコンタクト
のオーミック特性を得るために、Ｎ＋型の拡散領域２３
が形成されている。そして、溝２０と溝２０に沿って形
成された電極層２１とによって低抵抗部分が構成されて
いる。また、電極層２１を構成した後の支持基板１に残
された溝２０部の凹部には、酸化膜系の充填物２２が充
填され、裏面側が平坦化されている。
【００２０】この半導体装置においては、外部からの過
渡的な異常電圧（急激な電位変動等）として、図１の矢
印１６で示したようなノイズが電力用半導体領域６に印
加されたときには、活性層基板３と支持基板１との間に
ある埋め込み絶縁膜２による容量を介して変位電流が支
持基板１に流れるが、支持基板１内の溝２０は埋め込み
酸化膜２の近傍にまで達しているから、電力用半導体領
域６直下の支持基板１においては縦方向（図１紙面上下
方向）の抵抗値が小さくなり、ノイズによる変位電流は
支持基板１の裏面から形成された溝２０の電極層２１に
向かって流れる。つまり、変位電流が制御回路用半導体
領域７には流れにくくなり、接地された裏面へと矢印の
ごとくに逃がすことができる。そのため、寄生の容量の
結合により制御回路用半導体領域７の素子（回路）が誤
動作を起こすことはなく、半導体装置は十分安全に動作
を行なうことができる。また、埋め込み絶縁膜２上にＮ
＋型埋め込み層を形成する必要がないから、活性層基板
の表面部に形成した素子の特性バラツキが小さくなり、
またイニシャルのＳＯＩウエハコストを低く抑えること
ができるから、製造コストを低減することができる。ま
た、低抵抗部分をドレインコンタクト領域１５の下部に
形成しているから、確実に制御回路用半導体領域７の素
子の誤動作を防止することができる。また、低抵抗部分
を支持基板１に形成された溝２０と溝２０に沿って形成
された電極層２１とから構成しているから、簡単に低抵
抗部分を形成することができるので、製造コストを低減
することができる。また、電極層２１をＶＳＳ電位に固
定したから、変位電流が制御回路用半導体領域には非常
に流れにくくなるので、確実に制御回路用半導体領域の
素子の誤動作を防止することができる。
渡的な異常電圧（急激な電位変動等）として、図１の矢
印１６で示したようなノイズが電力用半導体領域６に印
加されたときには、活性層基板３と支持基板１との間に
ある埋め込み絶縁膜２による容量を介して変位電流が支
持基板１に流れるが、支持基板１内の溝２０は埋め込み
酸化膜２の近傍にまで達しているから、電力用半導体領
域６直下の支持基板１においては縦方向（図１紙面上下
方向）の抵抗値が小さくなり、ノイズによる変位電流は
支持基板１の裏面から形成された溝２０の電極層２１に
向かって流れる。つまり、変位電流が制御回路用半導体
領域７には流れにくくなり、接地された裏面へと矢印の
ごとくに逃がすことができる。そのため、寄生の容量の
結合により制御回路用半導体領域７の素子（回路）が誤
動作を起こすことはなく、半導体装置は十分安全に動作
を行なうことができる。また、埋め込み絶縁膜２上にＮ
＋型埋め込み層を形成する必要がないから、活性層基板
の表面部に形成した素子の特性バラツキが小さくなり、
またイニシャルのＳＯＩウエハコストを低く抑えること
ができるから、製造コストを低減することができる。ま
た、低抵抗部分をドレインコンタクト領域１５の下部に
形成しているから、確実に制御回路用半導体領域７の素
子の誤動作を防止することができる。また、低抵抗部分
を支持基板１に形成された溝２０と溝２０に沿って形成
された電極層２１とから構成しているから、簡単に低抵
抗部分を形成することができるので、製造コストを低減
することができる。また、電極層２１をＶＳＳ電位に固
定したから、変位電流が制御回路用半導体領域には非常
に流れにくくなるので、確実に制御回路用半導体領域の
素子の誤動作を防止することができる。
【００２１】図２は本発明に係る他の半導体装置の一部
を示す断面図である。図に示すように、基本的には図１
に示した半導体装置と同等であるが、支持基板３１の厚
みが厚くなっており、支持基板３１の裏面側から形成さ
れた溝２０の底面部にはＮ＋型の拡散層領域３２が形成
され、拡散層領域３２の深さは他の領域のコンタクト用
の拡散層領域２３と比較して大きくなっている。
を示す断面図である。図に示すように、基本的には図１
に示した半導体装置と同等であるが、支持基板３１の厚
みが厚くなっており、支持基板３１の裏面側から形成さ
れた溝２０の底面部にはＮ＋型の拡散層領域３２が形成
され、拡散層領域３２の深さは他の領域のコンタクト用
の拡散層領域２３と比較して大きくなっている。
【００２２】この半導体装置の動作は、基本的には図１
に示した半導体装置の動作と同様であるが、電力用半導
体領域６の直下に拡散層領域３２が形成されているか
ら、拡散層領域３２部分の縦方向の抵抗がさらに低下す
る。そのため、寄生の容量の結合による変位電流が制御
回路用半導体領域７に非常に流れにくくなり、制御回路
用半導体領域７の素子が誤動作を起こすことはなく、半
導体装置は十分安全に動作を行なうことができる。さら
に、この半導体装置の特有の効果としては支持基板３１
を厚くできるから、ハンドリング時の扱いが容易にな
る。
に示した半導体装置の動作と同様であるが、電力用半導
体領域６の直下に拡散層領域３２が形成されているか
ら、拡散層領域３２部分の縦方向の抵抗がさらに低下す
る。そのため、寄生の容量の結合による変位電流が制御
回路用半導体領域７に非常に流れにくくなり、制御回路
用半導体領域７の素子が誤動作を起こすことはなく、半
導体装置は十分安全に動作を行なうことができる。さら
に、この半導体装置の特有の効果としては支持基板３１
を厚くできるから、ハンドリング時の扱いが容易にな
る。
【００２３】なお、拡散層領域３２を埋め込み絶縁膜２
に接するように形成すれば、拡散層領域３２部分の縦方
向の抵抗をさらに低下することができるから、寄生の容
量の結合による変位電流が制御回路用半導体領域７には
非常に流れにくくなるので、確実に制御回路用半導体領
域７の素子の誤動作を防止することができる。
に接するように形成すれば、拡散層領域３２部分の縦方
向の抵抗をさらに低下することができるから、寄生の容
量の結合による変位電流が制御回路用半導体領域７には
非常に流れにくくなるので、確実に制御回路用半導体領
域７の素子の誤動作を防止することができる。
【００２４】図３は本発明に係る他の半導体装置の一部
を示す断面図である。図に示すように、基本的には図１
に示した半導体装置と同等であるが、電力用半導体領域
６と制御回路用半導体領域７とを横方向（図３紙面左右
方向）に分離するトレンチ分離領域において、トレンチ
が活性層基板３の表面から埋め込み絶縁膜２を貫通し、
支持基板１内部に到達している。そして、トレンチ内部
には絶縁分離膜３３が形成され、残りの溝部を多結晶シ
リコン３４にて充填した構造になっている。すなわち、
分離領域が活性層基板３の主面側から埋め込み絶縁膜２
を貫通して支持基板１の内部に到達している。
を示す断面図である。図に示すように、基本的には図１
に示した半導体装置と同等であるが、電力用半導体領域
６と制御回路用半導体領域７とを横方向（図３紙面左右
方向）に分離するトレンチ分離領域において、トレンチ
が活性層基板３の表面から埋め込み絶縁膜２を貫通し、
支持基板１内部に到達している。そして、トレンチ内部
には絶縁分離膜３３が形成され、残りの溝部を多結晶シ
リコン３４にて充填した構造になっている。すなわち、
分離領域が活性層基板３の主面側から埋め込み絶縁膜２
を貫通して支持基板１の内部に到達している。
【００２５】この半導体装置の動作は、基本的には他の
半導体装置の動作と同等であるが、支持基板１内の溝２
０は埋め込み絶縁膜２の近傍にまで達しているから、電
力用半導体領域６直下の支持基板１においては縦方向の
抵抗値が小さくなり、変位電流は支持基板１の裏面から
形成された溝２０の電極に向かって流れる。また、分離
領域が支持基板１の内部にまで到達しているから、この
部分で横方向の変位電流パスが遮られ、等価的に抵抗が
増加するから、周辺の制御回路用半導体領域７はさらに
変位電流が流れにくくなり、接地された裏面へと矢印の
ごとくに逃がすことができる。そのため、寄生の容量の
結合により制御回路用半導体領域７の素子が誤動作を起
こすことはなく、半導体装置は十分安全に動作を行なう
ことができる。
半導体装置の動作と同等であるが、支持基板１内の溝２
０は埋め込み絶縁膜２の近傍にまで達しているから、電
力用半導体領域６直下の支持基板１においては縦方向の
抵抗値が小さくなり、変位電流は支持基板１の裏面から
形成された溝２０の電極に向かって流れる。また、分離
領域が支持基板１の内部にまで到達しているから、この
部分で横方向の変位電流パスが遮られ、等価的に抵抗が
増加するから、周辺の制御回路用半導体領域７はさらに
変位電流が流れにくくなり、接地された裏面へと矢印の
ごとくに逃がすことができる。そのため、寄生の容量の
結合により制御回路用半導体領域７の素子が誤動作を起
こすことはなく、半導体装置は十分安全に動作を行なう
ことができる。
【００２６】図４は本発明に係る他の半導体装置の一部
を示す正断面図、図５は図４に示した半導体装置の一部
を示す縮小平面図である。図に示すように、溝２０（低
抵抗部分）が電力用半導体領域６の周辺部に（制御回路
用半導体領域７との近傍に覆うように）形成されてい
る。すなわち、図１に示した半導体装置においては、電
力半導体領域６内の全てのＬＤＭＯＳのドレインコンタ
クト領域１５の直下に相当する部分に溝２０を形成して
いたが、図４および図５に示す半導体装置においては、
複数のＬＤＭＯＳのうち、電力用半導体領域６の周辺部
に形成されたＬＤＭＯＳのみの、ドレインコンタクト領
域１５の直下に相当する領域に溝を設けるようにしたも
のである。
を示す正断面図、図５は図４に示した半導体装置の一部
を示す縮小平面図である。図に示すように、溝２０（低
抵抗部分）が電力用半導体領域６の周辺部に（制御回路
用半導体領域７との近傍に覆うように）形成されてい
る。すなわち、図１に示した半導体装置においては、電
力半導体領域６内の全てのＬＤＭＯＳのドレインコンタ
クト領域１５の直下に相当する部分に溝２０を形成して
いたが、図４および図５に示す半導体装置においては、
複数のＬＤＭＯＳのうち、電力用半導体領域６の周辺部
に形成されたＬＤＭＯＳのみの、ドレインコンタクト領
域１５の直下に相当する領域に溝を設けるようにしたも
のである。
【００２７】この半導体装置においては、ノイズが電力
用半導体領域６に印加されたときには、活性層基板３と
支持基板１との間にある埋め込み絶縁膜２による容量を
介して変位電流が支持基板１に流れるが、溝２０を含む
低抵抗部分により制御回路用半導体領域７への変位電流
の伝搬の最後で変位電流を接地された裏面へと逃がすこ
とができるから、変位電流が制御回路用半導体領域７に
は流れにくくなり、寄生の容量の結合により制御回路用
半導体領域７の素子が誤動作を起こすことはなく、半導
体装置は十分安全に動作を行なうことができる。また、
この半導体装置においては、制御用半導体領域６の周辺
部のみの溝２０を形成するようにしたので、図１に示し
た半導体装置より溝２０の数を少なくできると共に、込
み合った電力用半導体領域６の中心部分に溝を設ける必
要がなくなるので、溝を形成するためのマスクを単純に
することができるので、製造コストを低減することがで
きる。
用半導体領域６に印加されたときには、活性層基板３と
支持基板１との間にある埋め込み絶縁膜２による容量を
介して変位電流が支持基板１に流れるが、溝２０を含む
低抵抗部分により制御回路用半導体領域７への変位電流
の伝搬の最後で変位電流を接地された裏面へと逃がすこ
とができるから、変位電流が制御回路用半導体領域７に
は流れにくくなり、寄生の容量の結合により制御回路用
半導体領域７の素子が誤動作を起こすことはなく、半導
体装置は十分安全に動作を行なうことができる。また、
この半導体装置においては、制御用半導体領域６の周辺
部のみの溝２０を形成するようにしたので、図１に示し
た半導体装置より溝２０の数を少なくできると共に、込
み合った電力用半導体領域６の中心部分に溝を設ける必
要がなくなるので、溝を形成するためのマスクを単純に
することができるので、製造コストを低減することがで
きる。
【００２８】なお、上述実施の形態においては、金属や
シリサイド等からなる電極層２１っを形成したが、低抵
抗化した多結晶シリコン層からなる電極層を形成しても
よい。この場合、支持基板の裏面側を平坦化するように
溝の内部全体を多結晶シリコン層で埋める構成でも構わ
ない。また、上述実施の形態においては、制御回路用半
導体領域７にはラテラルＰＮＰトランジスタを形成した
が、制御回路用半導体領域に他のバイポーラ素子、ＣＭ
ＯＳ素子等を形成してもよい。また、上述実施の形態に
おいては、制御回路用半導体領域７にはラテラルＰＮＰ
トランジスタを形成したが、バイポーラ素子、ＣＭＯＳ
素子等を組み合わせて形成してもよい。
シリサイド等からなる電極層２１っを形成したが、低抵
抗化した多結晶シリコン層からなる電極層を形成しても
よい。この場合、支持基板の裏面側を平坦化するように
溝の内部全体を多結晶シリコン層で埋める構成でも構わ
ない。また、上述実施の形態においては、制御回路用半
導体領域７にはラテラルＰＮＰトランジスタを形成した
が、制御回路用半導体領域に他のバイポーラ素子、ＣＭ
ＯＳ素子等を形成してもよい。また、上述実施の形態に
おいては、制御回路用半導体領域７にはラテラルＰＮＰ
トランジスタを形成したが、バイポーラ素子、ＣＭＯＳ
素子等を組み合わせて形成してもよい。
【図１】本発明に係る半導体装置の一部を示す断面図で
ある。
ある。
【図２】本発明に係る他の半導体装置の一部を示す断面
図である。
図である。
【図３】本発明に係る他の半導体装置の一部を示す断面
図である。
図である。
【図４】本発明に係る他の半導体装置の一部を示す正断
面図である。
面図である。
【図５】図４に示した半導体装置の一部を示す縮小平面
図である。
図である。
１…支持基板 ２…埋め込み絶縁膜 ３…活性層基板 ４…絶縁分離膜 ５…多結晶シリコン ６…電力用半導体領域 ７…制御回路用半導体領域 １５…ドレインコンタクト領域 ２０…溝 ２１…電極層 ３１…支持基板 ３２…拡散層領域 ３３…絶縁分離膜 ３４…多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２６Ｃ Ｆターム(参考） 5F048 AC00 AC03 AC06 AC07 BA16 BC03 BF00 BF02 BF06 BF17 BG05 DA14 DA15 5F082 AA35 BA05 BA06 BA50 BC04 BC09 DA03 5F110 BB12 CC02 DD05 DD13 GG02 GG12
Claims (7)
- 【請求項１】ＳＯＩ型の半導体基板に電力用半導体領域
と制御回路用半導体領域とが横方向に絶縁分離されて形
成された半導体装置において、上記電力用半導体領域の
下部の支持基板の少なくとも一部に上記支持基板の他の
部分よりも低抵抗である低抵抗部分を形成したことを特
徴とする半導体装置。 - 【請求項２】上記低抵抗部分をドレインコンタクト領域
の下部に形成したことを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】上記低抵抗部分を上記電力用半導体領域の
周辺部に形成したことを特徴とする請求項１に記載の半
導体装置。 - 【請求項４】上記低抵抗部分は上記支持基板に形成され
た溝と上記溝に沿って形成された電極層とからなること
を特徴とする請求項１、２または３に記載の半導体装
置。 - 【請求項５】第１の電源電位と、上記第１の電源電位よ
りも低い第２の電源電位とが与えられ、上記電極層を上
記第２の電源電位に固定したことを特徴とする請求項４
に記載の半導体装置。 - 【請求項６】上記溝の底部に他の部位と比較して深い拡
散層領域を形成したことを特徴とする請求項４に記載の
半導体装置。 - 【請求項７】上記電力用半導体領域と上記制御回路用半
導体領域とを横方向に絶縁分離する分離領域が上記活性
層基板の主面側から埋め込み絶縁膜を貫通して上記支持
基板の内部に到達したことを特徴とする請求項４に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000269752A JP2002083935A (ja) | 2000-09-06 | 2000-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000269752A JP2002083935A (ja) | 2000-09-06 | 2000-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002083935A true JP2002083935A (ja) | 2002-03-22 |
Family
ID=18756303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000269752A Pending JP2002083935A (ja) | 2000-09-06 | 2000-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002083935A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135751B2 (en) | 2003-07-25 | 2006-11-14 | Fuji Electric Device Technology Co., Ltd. | High breakdown voltage junction terminating structure |
| EP1734582A1 (de) * | 2005-06-14 | 2006-12-20 | ATMEL Germany GmbH | Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises |
| CN104465569A (zh) * | 2014-11-12 | 2015-03-25 | 华天科技（昆山）电子有限公司 | 降低mos芯片内阻的封装结构及封装方法 |
| JP2017112303A (ja) * | 2015-12-18 | 2017-06-22 | 株式会社デンソー | 半導体装置 |
| JP2019075439A (ja) * | 2017-10-13 | 2019-05-16 | 株式会社デンソー | 半導体装置 |
-
2000
- 2000-09-06 JP JP2000269752A patent/JP2002083935A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135751B2 (en) | 2003-07-25 | 2006-11-14 | Fuji Electric Device Technology Co., Ltd. | High breakdown voltage junction terminating structure |
| EP1734582A1 (de) * | 2005-06-14 | 2006-12-20 | ATMEL Germany GmbH | Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises |
| CN104465569A (zh) * | 2014-11-12 | 2015-03-25 | 华天科技（昆山）电子有限公司 | 降低mos芯片内阻的封装结构及封装方法 |
| JP2017112303A (ja) * | 2015-12-18 | 2017-06-22 | 株式会社デンソー | 半導体装置 |
| JP2019075439A (ja) * | 2017-10-13 | 2019-05-16 | 株式会社デンソー | 半導体装置 |
| JP7087336B2 (ja) | 2017-10-13 | 2022-06-21 | 株式会社デンソー | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10079230B2 (en) | Double-sided vertical semiconductor device with thinned substrate | |
| US6437405B2 (en) | Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate | |
| JP2001168349A (ja) | Ｓｏｉ素子及びその製造方法 | |
| JP2001168338A (ja) | 半導体装置及びその製造方法 | |
| US20030006463A1 (en) | Protection transistor with improved edge structure | |
| JP2002158353A (ja) | Ｍｏｓ電界効果トランジスタ | |
| JP2002083935A (ja) | 半導体装置 | |
| US6525392B1 (en) | Semiconductor power device with insulated circuit | |
| JP3161091B2 (ja) | 半導体集積回路装置 | |
| JP2002094033A (ja) | 半導体装置 | |
| JP2001085514A (ja) | 半導体装置およびその製造方法 | |
| JPS6046547B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP2508826B2 (ja) | 半導体装置 | |
| JPS5944784B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH03104284A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2001257348A (ja) | 半導体装置及びその製造方法 | |
| JP2000252463A (ja) | 横型ｍｏｓ素子を含む半導体装置 | |
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JP2508068B2 (ja) | 半導体装置 | |
| JP5277616B2 (ja) | 半導体装置 | |
| JPH0794741A (ja) | 半導体装置 | |
| JP2000260981A (ja) | 電界効果トランジスタを含む半導体装置 | |
| JP2000340683A (ja) | 半導体装置およびその製造方法 | |
| JP2005183435A (ja) | 半導体装置 | |
| JPH0566742B2 (ja) |