JP2508068B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2508068B2 JP2508068B2 JP7911887A JP7911887A JP2508068B2 JP 2508068 B2 JP2508068 B2 JP 2508068B2 JP 7911887 A JP7911887 A JP 7911887A JP 7911887 A JP7911887 A JP 7911887A JP 2508068 B2 JP2508068 B2 JP 2508068B2
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- Japan
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- semiconductor device
- insulating substrate
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に絶縁基板上に堆
積された半導体活性層にMOS型電界効果トランジスタ
（以下、MOSFETと称す）を形成したような、いわゆるSO
I（Silicon On Insulator）デバイスに関する。
積された半導体活性層にMOS型電界効果トランジスタ
（以下、MOSFETと称す）を形成したような、いわゆるSO
I（Silicon On Insulator）デバイスに関する。
［従来の技術］ 第2A図はSOIトランジスタとしての従来の半導体装置
の一例を示す平面図であり、第2B図は第2A図における線
Ｘ−Ｘに沿う断面図である。以下、これら第2A図および
第2B図を参照して従来の半導体装置について説明する。
の一例を示す平面図であり、第2B図は第2A図における線
Ｘ−Ｘに沿う断面図である。以下、これら第2A図および
第2B図を参照して従来の半導体装置について説明する。
図において、絶縁基板１上には、素子分離絶縁膜２
と、ソース領域３と、ドレイン領域４と、チャネル領域
５とが設けられる。チャネル領域５上にはゲート絶縁膜
７を介してゲート電極６が配置される。ゲート絶縁膜７
はゲート電極６の電位によりチャネル領域５に発生する
キャリア数を制御し、ソース領域３からドレイン領域４
へ流れるキャリアを制御する。素子分離絶縁膜2,ソース
領域3,ドレイン領域４およびチャネル領域５上の所定の
領域には、層間絶縁膜８が設けられる。この層間絶縁膜
８は、その上に設けられる金属配線層12,13および14と
ゲート電極6,ソース領域３およびドレイン領域４とを電
気的に絶縁している。金属配線層12,13および14は、そ
れぞれ、貫通孔9,10および11を介して所定の位置にてソ
ース領域3,ドレイン領域４およびゲート電極６と接続さ
れる。それによって、金属配線層12,13および14は、ソ
ース領域3,ドレイン領域４およびゲート電極６を低抵抗
で延長させている。
と、ソース領域３と、ドレイン領域４と、チャネル領域
５とが設けられる。チャネル領域５上にはゲート絶縁膜
７を介してゲート電極６が配置される。ゲート絶縁膜７
はゲート電極６の電位によりチャネル領域５に発生する
キャリア数を制御し、ソース領域３からドレイン領域４
へ流れるキャリアを制御する。素子分離絶縁膜2,ソース
領域3,ドレイン領域４およびチャネル領域５上の所定の
領域には、層間絶縁膜８が設けられる。この層間絶縁膜
８は、その上に設けられる金属配線層12,13および14と
ゲート電極6,ソース領域３およびドレイン領域４とを電
気的に絶縁している。金属配線層12,13および14は、そ
れぞれ、貫通孔9,10および11を介して所定の位置にてソ
ース領域3,ドレイン領域４およびゲート電極６と接続さ
れる。それによって、金属配線層12,13および14は、ソ
ース領域3,ドレイン領域４およびゲート電極６を低抵抗
で延長させている。
［発明が解決しようとする問題点］ 従来の半導体装置は以上のように構成されているた
め、ゲートに電圧を印加して、キャリアの通り道である
チャネルを形成して動作状態に置いた際、チャネル下で
ドレインから延びた空乏層がソースまで届き、この領域
のポテンシャル低下のため、チャネルよりも下部の空乏
領域へ直接キャリアが注入され、急激な通電電流の増
加、いわゆるパンチスルーを招き、動作耐圧が著しく低
下するという問題点があった。また、ドレイン近傍での
衝突電離した電子−正孔のうち、正孔がチャネル下部の
浮動領域まで拡散し、その部分の電位を上げるためにチ
ャネル電流が増加してId−Vd特性（ドレイン電流−ドレ
イン電圧特性）にくびれを生じる基板浮遊効果が起こる
という問題もあった。
め、ゲートに電圧を印加して、キャリアの通り道である
チャネルを形成して動作状態に置いた際、チャネル下で
ドレインから延びた空乏層がソースまで届き、この領域
のポテンシャル低下のため、チャネルよりも下部の空乏
領域へ直接キャリアが注入され、急激な通電電流の増
加、いわゆるパンチスルーを招き、動作耐圧が著しく低
下するという問題点があった。また、ドレイン近傍での
衝突電離した電子−正孔のうち、正孔がチャネル下部の
浮動領域まで拡散し、その部分の電位を上げるためにチ
ャネル電流が増加してId−Vd特性（ドレイン電流−ドレ
イン電圧特性）にくびれを生じる基板浮遊効果が起こる
という問題もあった。
この発明は上記のような問題点を解消するためになさ
れたもので、いわゆるショートチャネル効果や基板浮遊
効果を低減し得るような高性能のSOIトランジスタを得
ることを目的とする。
れたもので、いわゆるショートチャネル効果や基板浮遊
効果を低減し得るような高性能のSOIトランジスタを得
ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体装置は、絶縁基板の一部を隆起
させて台状に加工し、その上にMOSFETのチャネル部分の
半導体層をソース，ドレイン領域よりも薄くして形成
し、ゲート電圧印加によってそのすべてが空乏化する厚
みになるように設定したものである。
させて台状に加工し、その上にMOSFETのチャネル部分の
半導体層をソース，ドレイン領域よりも薄くして形成
し、ゲート電圧印加によってそのすべてが空乏化する厚
みになるように設定したものである。
［作用］ この発明における半導体装置は、チャネル領域におけ
る半導体活性層がその他の部分よりも薄いため、ゲート
電圧を印加したときに形成されるキャリアが移動する通
り道が、半導体活性層の深い部分にできずにゲート酸化
膜直下の浅いところに生ずるので、ソース，ドレイン間
の電流をゲート電圧により確実に容易に制御できる。
る半導体活性層がその他の部分よりも薄いため、ゲート
電圧を印加したときに形成されるキャリアが移動する通
り道が、半導体活性層の深い部分にできずにゲート酸化
膜直下の浅いところに生ずるので、ソース，ドレイン間
の電流をゲート電圧により確実に容易に制御できる。
［実施例］ 第1A図および第1B図はこの発明の一実施例の半導体装
置を示す図であり、特に、第1A図はその平面図を示し、
第1B図は第1A図における線Ｙ−Ｙに沿う断面図を示して
いる。以下、これら第1A図および第1B図を参照してこの
発明の一実施例について説明する。
置を示す図であり、特に、第1A図はその平面図を示し、
第1B図は第1A図における線Ｙ−Ｙに沿う断面図を示して
いる。以下、これら第1A図および第1B図を参照してこの
発明の一実施例について説明する。
第1A図および第1B図に示す実施例は、以下の点を除い
て第2A図および第2B図に示す従来例と同様であり、相当
する部分には同一の参照番号を付しその説明を省略す
る。この実施例では、絶縁基板１において、ゲート電極
６の下の部分Ａは他の部分に比べて隆起しており台状に
形成されている。それによって、濃度の低いＰ型あるい
はＮ型半導体活性層よりなるチャネル領域５の厚さを他
の部分に比べて薄くしている。なお、ソース領域３およ
びドレイン領域４はチャネル領域５と反対の導電型に選
ばれており、またそれぞれの端部は台状部分Ａ上でチャ
ネル領域５と接している。このような構成において、ゲ
ート電極６に電圧を印加すると、チャネル領域５にキャ
リアのパスができ、ゲート電圧に制御されたソース・ド
レイン間の電流が流れる。
て第2A図および第2B図に示す従来例と同様であり、相当
する部分には同一の参照番号を付しその説明を省略す
る。この実施例では、絶縁基板１において、ゲート電極
６の下の部分Ａは他の部分に比べて隆起しており台状に
形成されている。それによって、濃度の低いＰ型あるい
はＮ型半導体活性層よりなるチャネル領域５の厚さを他
の部分に比べて薄くしている。なお、ソース領域３およ
びドレイン領域４はチャネル領域５と反対の導電型に選
ばれており、またそれぞれの端部は台状部分Ａ上でチャ
ネル領域５と接している。このような構成において、ゲ
ート電極６に電圧を印加すると、チャネル領域５にキャ
リアのパスができ、ゲート電圧に制御されたソース・ド
レイン間の電流が流れる。
ところで、台状部分Ａの絶縁層がない従来の場合は、
チャネル領域５の長さが２μｍ程度より短くなると、キ
ャリアのパスがゲート直下より深い部分にでき、ソー
ス，ドレイン間の電流がゲート電圧により制御できなく
なったり、ドレイン近傍での電界集中により電子が加速
され、電子−正孔対を多数生成する等のいわゆるショー
トチャネル効果および基板浮遊効果が現われる。そこ
で、上記実施例では、絶縁基板１に台状部分Ａを形成
し、その上の半導体活性領域、すなわちチャネル領域５
を薄く設定している。このチャネル領域５における半導
体活性層の厚みは、ゲート電圧印加時にすべて空乏化す
るようにたとえば500〜1500Åに設定し、この領域の不
純物濃度はたとえば１〜５×1016/cm3に設定した。この
結果、キャリアの移動できる領域がゲート絶縁膜７直下
の狭い領域に限定され、チャネルの全領域をゲート電圧
で制御することが可能となった。また、ソース領域3,ド
レイン領域４のそれぞれの端部を台状部分Ａ上における
薄い半導体活性層においてチャネル領域５と接するよう
にすることによりドレイン領域４のエッジ部をなくすこ
とができ、ドレインエッジ部での電界集中を防ぎ、余分
の電子−正孔対の発生を抑えることができる。
チャネル領域５の長さが２μｍ程度より短くなると、キ
ャリアのパスがゲート直下より深い部分にでき、ソー
ス，ドレイン間の電流がゲート電圧により制御できなく
なったり、ドレイン近傍での電界集中により電子が加速
され、電子−正孔対を多数生成する等のいわゆるショー
トチャネル効果および基板浮遊効果が現われる。そこ
で、上記実施例では、絶縁基板１に台状部分Ａを形成
し、その上の半導体活性領域、すなわちチャネル領域５
を薄く設定している。このチャネル領域５における半導
体活性層の厚みは、ゲート電圧印加時にすべて空乏化す
るようにたとえば500〜1500Åに設定し、この領域の不
純物濃度はたとえば１〜５×1016/cm3に設定した。この
結果、キャリアの移動できる領域がゲート絶縁膜７直下
の狭い領域に限定され、チャネルの全領域をゲート電圧
で制御することが可能となった。また、ソース領域3,ド
レイン領域４のそれぞれの端部を台状部分Ａ上における
薄い半導体活性層においてチャネル領域５と接するよう
にすることによりドレイン領域４のエッジ部をなくすこ
とができ、ドレインエッジ部での電界集中を防ぎ、余分
の電子−正孔対の発生を抑えることができる。
以上の構成をとることにより、チャネル領域５の長さ
が１μｍ以下の短いトランジスタにおいても、ソース・
ドレイン間の電流を正確にゲート電圧により制御するこ
とが可能となり、高速でかつ高信頼性の半導体装置を得
ることができる。
が１μｍ以下の短いトランジスタにおいても、ソース・
ドレイン間の電流を正確にゲート電圧により制御するこ
とが可能となり、高速でかつ高信頼性の半導体装置を得
ることができる。
なお、上記実施例では、絶縁基板１上に形成された１
層のMOSFETについて説明したが、絶縁基板１の下にさら
に同様のMOSFETあるいは他の素子を形成するような構造
であってもよい。
層のMOSFETについて説明したが、絶縁基板１の下にさら
に同様のMOSFETあるいは他の素子を形成するような構造
であってもよい。
［発明の効果］ 以上のようにこの発明によれば、チャネル領域下の絶
縁基板を台状に形成し、チャネル領域を薄くしたので、
半導体活性層のゲート絶縁膜直下の領域にしかチャネル
領域ができないため、ゲート電圧により容易にソース・
ドレイン間の電流を制御することができる。その結果、
ショートチャネル効果や基板浮遊効果を解消することが
でき、高速でかつ高信頼性の半導体装置を得ることがで
きる。
縁基板を台状に形成し、チャネル領域を薄くしたので、
半導体活性層のゲート絶縁膜直下の領域にしかチャネル
領域ができないため、ゲート電圧により容易にソース・
ドレイン間の電流を制御することができる。その結果、
ショートチャネル効果や基板浮遊効果を解消することが
でき、高速でかつ高信頼性の半導体装置を得ることがで
きる。
第1A図および第1B図はこの発明の一実施例の半導体装置
を示す平面図および断面図である。第2A図および第2B図
は従来の半導体装置の一例を示す平面図および断面図で
ある。 図において、１は絶縁基板、２は素子分離膜、３はソー
ス領域、４はドレイン領域、５はチャネル領域、６はゲ
ート電極、７はゲート絶縁膜、８は層間絶縁膜、９〜11
は貫通孔、12〜14は金属配線層、Ａは絶縁基板１の台状
部分を示す。
を示す平面図および断面図である。第2A図および第2B図
は従来の半導体装置の一例を示す平面図および断面図で
ある。 図において、１は絶縁基板、２は素子分離膜、３はソー
ス領域、４はドレイン領域、５はチャネル領域、６はゲ
ート電極、７はゲート絶縁膜、８は層間絶縁膜、９〜11
は貫通孔、12〜14は金属配線層、Ａは絶縁基板１の台状
部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 靖朗 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (72)発明者 須賀原 和之 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内
Claims (3)
- 【請求項１】絶縁基板上の半導体層にMOS型電界効果ト
ランジスタを形成した半導体装置であって、 前記絶縁基板は、その一部が他の部分よりも隆起した台
状に形成されており、 前記絶縁基板上において、前記台状部分上は薄く、それ
以外の部分は厚く形成された半導体活性層と、 前記台状部分上の前記薄い半導体活性層の上部の少なく
とも一部の領域に、薄い絶縁膜を挾んで配置されるゲー
ト電極と、 前記ゲート電極下部の前記半導体活性層の少なくとも一
部に濃度の低い第１の導電型の不純物を分布させて形成
されたチャネル領域と、 前記チャネル領域以外の前記半導体活性層に濃度の高い
第２の導電型の不純物を分布させて形成されたソース領
域およびドレイン領域と、 前記ゲート電極上，前記ソース領域上および前記ドレイ
ン領域上に形成された絶縁膜と、 前記絶縁膜上に配置され、貫通孔を介してそれぞれ前記
ゲート電極，前記ソース領域および前記ドレイン領域と
個別に接続される低抵抗の金属配線とを備える、半導体
装置。 - 【請求項２】前記ソース領域および前記ドレイン領域と
前記チャネル領域との界面が、少なくとも前記絶縁基板
の台状部分に接して位置するように選ばれた、特許請求
の範囲第１項記載の半導体装置。 - 【請求項３】前記絶縁基板の下に第２の半導体活性層あ
るいは半導体装置を有する特許請求の範囲第１項または
第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7911887A JP2508068B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7911887A JP2508068B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244684A JPS63244684A (ja) | 1988-10-12 |
| JP2508068B2 true JP2508068B2 (ja) | 1996-06-19 |
Family
ID=13681004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7911887A Expired - Lifetime JP2508068B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508068B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298969A (ja) * | 1988-10-06 | 1990-04-11 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタおよびその製造方法 |
-
1987
- 1987-03-30 JP JP7911887A patent/JP2508068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244684A (ja) | 1988-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |