JPS63244684A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS63244684A
JPS63244684A JP7911887A JP7911887A JPS63244684A JP S63244684 A JPS63244684 A JP S63244684A JP 7911887 A JP7911887 A JP 7911887A JP 7911887 A JP7911887 A JP 7911887A JP S63244684 A JPS63244684 A JP S63244684A
Authority
JP
Japan
Prior art keywords
region
channel region
drain
insulating substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7911887A
Other languages
English (en)
Other versions
JP2508068B2 (ja
Inventor
Yasuo Yamaguchi
泰男 山口
Shigeru Kusunoki
茂 楠
Tadashi Nishimura
正 西村
Yasuaki Inoue
靖朗 井上
Kazuyuki Sugahara
和之 須賀原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7911887A priority Critical patent/JP2508068B2/ja
Publication of JPS63244684A publication Critical patent/JPS63244684A/ja
Application granted granted Critical
Publication of JP2508068B2 publication Critical patent/JP2508068B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、半導体装置に関し、特に絶縁基板上に堆積
された半導体活性層にMOS型電界効果トランジスタ(
以下、MOSFETと称す)を形成したような、いわゆ
るSOI (Silicon  Qnl n5utat
or)デバイスに関する。
[従来の技vF1] W42A図はSO■トランジスタとしての従来の半導体
装置の一例を示す平面図であり、第2B図は第2A図に
おける繍x−Xに沿う断面図である。
以下、これら第2A図および第2B図を参照して従来の
半導体装置について説明する。
図において、絶RII板1上には、素子分離絶縁膜2と
、ソース領域3と、ドレインIfl14と、チャネル領
域5とが設けられる。チャネル領域5上に番よグー1−
絶@117を介してゲート電極6が配置される。ゲート
11!i縁膜7はゲート電極6の電位によりチャネル領
域5に発生するキャリア数をNJIiし、ソース領域3
からドレイン領域4へ流れるキャリアを制御する。素子
分離絶縁表2.ソース鋼域3.ドレインw4域4および
チャネル領域5上の所定の領域には、Ili#Il絶@
膜8が設番ブられる。この層a@*saは、その上に設
番プられる金属配線層12.138よび14とゲート電
ti6.ソースw4域31i15よびドレイン領域4と
を電気的に絶縁している。金属配線層12.136よび
14は、それぞれ、貫通孔9.10および11を介して
所定の位置にてソース領域3.ドレイン領1i14.i
5よびゲート電極6と接続される。それによって、金属
配線層12.13および14は、ソース領域3゜ドレイ
ン領域4およびゲート電極6を低抵抗で延長させている
[発明が解決しようとする問題点] 従来の半導体@隨は以上のように構成されているため、
ゲートに電圧を印加して、キャリアの通り道であるチャ
ネルを形成して動作状態に置いた際、チャネル下でドレ
インから延びた空乏層がソースまで届き、この領域のポ
テンシャル低下のため、チャネルよりも下部の空乏領域
へ直接キャリアが注入され、急激な通電電流の増加、い
わゆるパンチスルーを招き、動作耐圧が著しく低下する
という問題点があった。また、ドレイン近傍での衝突電
離した電子−正孔のうち、正孔がチャネル下部の浮動領
域まで拡散し、その部分の電位を上げるためにチャネル
電流が増加して1d−vd特性(ドレイン電流−ドレイ
ン電圧特性)にくびれを生じるキンク効果が起こるとい
う問題もあった。
この発明は上記のような問題点を解消するためになされ
たもので、いわゆるショートチャネル効果や基板浮遊効
果を低減し得るような高性能のSO■トランジスタを得
ることを目的とする。
[間a点を解決するための手段] この発明に係る半導体装置は、絶縁基板の一部を隆起さ
せて台状に加工し、その上にMOSFETのチャネル部
分の半導体層をソース、ドレイン領域よりも薄クシて形
成し、ゲート電圧印加によってそのすべてが空乏化する
厚みになるように設定したものである。
[作用] この発明における半導体装置は、チャネル領域における
半導体活性層がその他の部分よりも薄いため、ゲート電
圧を印加したときに形成されるキャリアが移動する通り
道が、半導体活性層、の深い部分にできずにゲート酸化
膜直下の浅いところに生ずるので、ソース、ドレイン閤
の電流をゲート電圧により確実に容易に−り御できる。
[実施例] 第1A図および第1B図はこの発明の一実施例の半導体
装置を示す図であり、特に、第1A図はその平面図を示
し、第1B図は第1A図における纏Y−Yに沿う断面図
を示している。以下、これら第1A図および第1B図を
参照してこの発明の一実施例について説明する。
第1A図および第1B図に示す実施例は、以下の点を除
いて第2A図および第2B図に示す従来例と同様であり
、相当する部分には同一の参照番号を付しその説明を省
略する。この実施例では、絶縁基板1において、ゲート
電極6の下の部分Aは他の部分に比べて隆起しており台
状に形成されている。それによって、濃度の低いP型あ
るいはN型半導体活性層よりなるチャネル領域5の厚さ
を他の部分に比べて薄くしている。なお、ソース領域3
8よびドレイン領域4はチャネル領域5と反対の導電型
に選ばれており、またそれぞれの端部は台状部分A上で
チャネル領域5と接している。
このような構成において、ゲート電極6に電圧を印加す
ると、チャネル領域5にキャリアのバスができ、ゲート
電圧に制御されたソース・ドレイン間の電流が流れる。
ところで、台状部分Aの絶縁層がない従来の場合は、チ
ャネル領域5の長さが2μ−程度より短くなると、キャ
リアのパスがゲート直下より深い部分にでき、ソース、
ドレイン間の電流がゲート電圧によりI制御できなくな
ったり、ドレイン近傍での電界集中により電子が加速さ
れ、電子−正孔対を多数生成する等のいわゆるショート
チャネル効果および基板浮遊効果が現われる。そこで、
上記実施例では、絶縁基板1に台状部分Aを形成し、そ
の上の半導体活性領域、すなわちチャネル領域5を薄く
設定している。このチャネル領域5における半導体活性
層の厚みは、ゲート電圧印加時にすべて空乏化するよう
にたとえば500〜1500Aに設定し、この領域の不
純物濃度はたとえば1〜5 X 10 ′6/ce”に
設定した。この結果、キャリアの移動できる領域がゲー
ト絶縁117直下の狭い領域に限定され、チャネルの全
領域をゲート電圧で制御することが可能となった。また
、ソース領域3.ドレイン領域4のそれぞれの端部を台
状部分A上における薄い半導体活性層においてチャネル
領域5と接するようにすることによりドレイン領域4の
エツジ部をなくすことができ、ドレインエツジ部での電
界集中を防ぎ、余分の電子−正孔対の発生を抑えること
ができる。
以上の構成をとることにより、チャネル領域5の長さが
1μ■以下の短いトランジスタにおいても、ソース・ド
レイン間の電流を正確にゲート電圧によりIIIIll
することが可能となり、高速でかつ高信頼性の半導体装
置を得ることができる。
なお、上記実施例では、絶縁基板1上に形成された1層
のMOSFETについて説明したが、絶縁基板1の下に
さらに同様のMOSFETあるいは他の素子を形成する
ような構造であってもよい。
[発明の効果] 以上のようにこの発明によれば、チャネル領域下の絶縁
基板を台状に形成し、チャネル領域を薄くしたので、半
導体活性層のゲート絶縁膜直下の領域にしかチャネル領
域ができないため、ゲート電圧により容易にソース・ド
レイン間の電流を制御することができる。その結果、シ
=1−1−チャネル効果や基板浮遊効果を解消すること
ができ、高速でかつ高信頼性の半導体装置を得ることが
できる。
【図面の簡単な説明】
第1A図および第1B図はこの発明の一実施例の半導体
装置を示す平面図および断面図である。 第2A図および第2B図は従来の半導体装置の一例を示
す平面図および断面図である。 図において、1は絶縁基板、2は素子分all、3はソ
ース領域、4はドレイン領域、5はチャネル領域、6は
ゲート電極、7はゲート絶縁膜、8は層間絶縁膜、9〜
11は貫通孔、12〜14は金属配線層、Aは絶IQ!
1板1の台状部分を示す。

Claims (3)

    【特許請求の範囲】
  1. (1)絶縁基板上の半導体層にMOS型電界効果トラン
    ジスタを形成した半導体装置であつて、前記絶縁基板は
    、その一部が他の部分よりも隆起した台状に形成されて
    おり、 前記絶縁基板上において、前記台状部分上は薄く、それ
    以外の部分は厚く形成された半導体活性層と、 前記台状部分上の前記薄い半導体活性層の上部の少なく
    とも一部の領域に、薄い絶縁膜を挟んで配置されるゲー
    ト電極と、 前記ゲート電極下部の前記半導体活性層の少なくとも一
    部に濃度の低い第1の導電型の不純物を分布させて形成
    されたチャネル領域と、 前記チャネル領域以外の前記半導体活性層に濃度の高い
    第2の導電型の不純物を分布させて形成されたソース領
    域およびドレイン領域と、 前記ゲート電極上、前記ソース領域上および前記ドレイ
    ン領域上に形成された絶縁膜と、前記絶縁膜上に配置さ
    れ、貫通孔を介してそれぞれ前記ゲート電極、前記ソー
    ス領域および前記ドレイン領域と個別に接続される低抵
    抗の金属配線とを備える、半導体装置。
  2. (2)前記ソース領域および前記ドレイン領域と前記チ
    ャネル領域との界面が、少なくとも前記絶縁基板の台状
    部分に接して位置するように選ばれた、特許請求の範囲
    第1項記載の半導体装置。
  3. (3)前記絶縁基板の下に第2の半導体活性層あるいは
    半導体装置を有する特許請求の範囲第1項または第2項
    記載の半導体装置。
JP7911887A 1987-03-30 1987-03-30 半導体装置 Expired - Lifetime JP2508068B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7911887A JP2508068B2 (ja) 1987-03-30 1987-03-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7911887A JP2508068B2 (ja) 1987-03-30 1987-03-30 半導体装置

Publications (2)

Publication Number Publication Date
JPS63244684A true JPS63244684A (ja) 1988-10-12
JP2508068B2 JP2508068B2 (ja) 1996-06-19

Family

ID=13681004

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7911887A Expired - Lifetime JP2508068B2 (ja) 1987-03-30 1987-03-30 半導体装置

Country Status (1)

Country Link
JP (1) JP2508068B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0298969A (ja) * 1988-10-06 1990-04-11 Agency Of Ind Science & Technol Mosトランジスタおよびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0298969A (ja) * 1988-10-06 1990-04-11 Agency Of Ind Science & Technol Mosトランジスタおよびその製造方法

Also Published As

Publication number Publication date
JP2508068B2 (ja) 1996-06-19

Similar Documents

Publication Publication Date Title
US7115958B2 (en) Lateral power MOSFET for high switching speeds
JPH0336311B2 (ja)
JPH04146674A (ja) 半導体装置及びその製造方法
JPH0357614B2 (ja)
JP2001102586A (ja) 高耐圧半導体装置
JP3354127B2 (ja) 高電圧素子及びその製造方法
JP2002299622A (ja) 電力用半導体素子
US4584593A (en) Insulated-gate field-effect transistor (IGFET) with charge carrier injection
JPH0462175B2 (ja)
JPS63244684A (ja) 半導体装置
JPH02178965A (ja) 絶縁分離型電界効果半導体装置
US5270566A (en) Insulated gate semiconductor device
JP4287419B2 (ja) 半導体装置
JP2001237437A (ja) 半導体装置
JP3217484B2 (ja) 高耐圧半導体装置
US20210242318A1 (en) Semiconductor device
JPH01111378A (ja) 縦型mos fet
JPS6230704B2 (ja)
JP2004349384A (ja) 半導体装置
JPH01293661A (ja) 半導体装置
JP4053434B2 (ja) 半導体装置
JPH0653490A (ja) 半導体装置
KR100226731B1 (ko) 반도체소자 및 그 제조방법
JPS609139A (ja) 半導体集積回路装置
JPH05326946A (ja) 横型mos電界効果トランジスタ

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term