JPS63244684A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に絶縁基板上に堆積
された半導体活性層にＭＯＳ型電界効果トランジスタ（
以下、ＭＯＳＦＥＴと称す）を形成したような、いわゆ
るＳＯＩ　（Ｓｉｌｉｃｏｎ　　Ｑｎｌ　ｎ５ｕｔａｔ
ｏｒ）デバイスに関する。

［従来の技ｖＦ１］ Ｗ４２Ａ図はＳＯ■トランジスタとしての従来の半導体
装置の一例を示す平面図であり、第２Ｂ図は第２Ａ図に
おける繍ｘ−Ｘに沿う断面図である。

以下、これら第２Ａ図および第２Ｂ図を参照して従来の
半導体装置について説明する。

図において、絶ＲＩＩ板１上には、素子分離絶縁膜２と
、ソース領域３と、ドレインＩｆｌ１４と、チャネル領
域５とが設けられる。チャネル領域５上に番よグー１−
絶＠１１７を介してゲート電極６が配置される。ゲート
１１！ｉ縁膜７はゲート電極６の電位によりチャネル領
域５に発生するキャリア数をＮＪＩｉし、ソース領域３
からドレイン領域４へ流れるキャリアを制御する。素子
分離絶縁表２．ソース鋼域３．ドレインｗ４域４および
チャネル領域５上の所定の領域には、Ｉｌｉ＃Ｉｌ絶＠
膜８が設番ブられる。この層ａ＠＊ｓａは、その上に設
番プられる金属配線層１２．１３８よび１４とゲート電
ｔｉ６．ソースｗ４域３１ｉ１５よびドレイン領域４と
を電気的に絶縁している。金属配線層１２．１３６よび
１４は、それぞれ、貫通孔９．１０および１１を介して
所定の位置にてソース領域３．ドレイン領１ｉ１４．ｉ
５よびゲート電極６と接続される。それによって、金属
配線層１２．１３および１４は、ソース領域３゜ドレイ
ン領域４およびゲート電極６を低抵抗で延長させている
。

［発明が解決しようとする問題点］ 従来の半導体＠隨は以上のように構成されているため、
ゲートに電圧を印加して、キャリアの通り道であるチャ
ネルを形成して動作状態に置いた際、チャネル下でドレ
インから延びた空乏層がソースまで届き、この領域のポ
テンシャル低下のため、チャネルよりも下部の空乏領域
へ直接キャリアが注入され、急激な通電電流の増加、い
わゆるパンチスルーを招き、動作耐圧が著しく低下する
という問題点があった。また、ドレイン近傍での衝突電
離した電子−正孔のうち、正孔がチャネル下部の浮動領
域まで拡散し、その部分の電位を上げるためにチャネル
電流が増加して１ｄ−ｖｄ特性（ドレイン電流−ドレイ
ン電圧特性）にくびれを生じるキンク効果が起こるとい
う問題もあった。

この発明は上記のような問題点を解消するためになされ
たもので、いわゆるショートチャネル効果や基板浮遊効
果を低減し得るような高性能のＳＯ■トランジスタを得
ることを目的とする。

［間ａ点を解決するための手段］ この発明に係る半導体装置は、絶縁基板の一部を隆起さ
せて台状に加工し、その上にＭＯＳＦＥＴのチャネル部
分の半導体層をソース、ドレイン領域よりも薄クシて形
成し、ゲート電圧印加によってそのすべてが空乏化する
厚みになるように設定したものである。

［作用］ この発明における半導体装置は、チャネル領域における
半導体活性層がその他の部分よりも薄いため、ゲート電
圧を印加したときに形成されるキャリアが移動する通り
道が、半導体活性層、の深い部分にできずにゲート酸化
膜直下の浅いところに生ずるので、ソース、ドレイン閤
の電流をゲート電圧により確実に容易に−り御できる。

［実施例］ 第１Ａ図および第１Ｂ図はこの発明の一実施例の半導体
装置を示す図であり、特に、第１Ａ図はその平面図を示
し、第１Ｂ図は第１Ａ図における纏Ｙ−Ｙに沿う断面図
を示している。以下、これら第１Ａ図および第１Ｂ図を
参照してこの発明の一実施例について説明する。

第１Ａ図および第１Ｂ図に示す実施例は、以下の点を除
いて第２Ａ図および第２Ｂ図に示す従来例と同様であり
、相当する部分には同一の参照番号を付しその説明を省
略する。この実施例では、絶縁基板１において、ゲート
電極６の下の部分Ａは他の部分に比べて隆起しており台
状に形成されている。それによって、濃度の低いＰ型あ
るいはＮ型半導体活性層よりなるチャネル領域５の厚さ
を他の部分に比べて薄くしている。なお、ソース領域３
８よびドレイン領域４はチャネル領域５と反対の導電型
に選ばれており、またそれぞれの端部は台状部分Ａ上で
チャネル領域５と接している。

このような構成において、ゲート電極６に電圧を印加す
ると、チャネル領域５にキャリアのバスができ、ゲート
電圧に制御されたソース・ドレイン間の電流が流れる。

ところで、台状部分Ａの絶縁層がない従来の場合は、チ
ャネル領域５の長さが２μ−程度より短くなると、キャ
リアのパスがゲート直下より深い部分にでき、ソース、
ドレイン間の電流がゲート電圧によりＩ制御できなくな
ったり、ドレイン近傍での電界集中により電子が加速さ
れ、電子−正孔対を多数生成する等のいわゆるショート
チャネル効果および基板浮遊効果が現われる。そこで、
上記実施例では、絶縁基板１に台状部分Ａを形成し、そ
の上の半導体活性領域、すなわちチャネル領域５を薄く
設定している。このチャネル領域５における半導体活性
層の厚みは、ゲート電圧印加時にすべて空乏化するよう
にたとえば５００〜１５００Ａに設定し、この領域の不
純物濃度はたとえば１〜５　Ｘ　１０　′６／ｃｅ”に
設定した。この結果、キャリアの移動できる領域がゲー
ト絶縁１１７直下の狭い領域に限定され、チャネルの全
領域をゲート電圧で制御することが可能となった。また
、ソース領域３．ドレイン領域４のそれぞれの端部を台
状部分Ａ上における薄い半導体活性層においてチャネル
領域５と接するようにすることによりドレイン領域４の
エツジ部をなくすことができ、ドレインエツジ部での電
界集中を防ぎ、余分の電子−正孔対の発生を抑えること
ができる。

以上の構成をとることにより、チャネル領域５の長さが
１μ■以下の短いトランジスタにおいても、ソース・ド
レイン間の電流を正確にゲート電圧によりＩＩＩＩｌｌ
することが可能となり、高速でかつ高信頼性の半導体装
置を得ることができる。

なお、上記実施例では、絶縁基板１上に形成された１層
のＭＯＳＦＥＴについて説明したが、絶縁基板１の下に
さらに同様のＭＯＳＦＥＴあるいは他の素子を形成する
ような構造であってもよい。

［発明の効果］ 以上のようにこの発明によれば、チャネル領域下の絶縁
基板を台状に形成し、チャネル領域を薄くしたので、半
導体活性層のゲート絶縁膜直下の領域にしかチャネル領
域ができないため、ゲート電圧により容易にソース・ド
レイン間の電流を制御することができる。その結果、シ
＝１−１−チャネル効果や基板浮遊効果を解消すること
ができ、高速でかつ高信頼性の半導体装置を得ることが
できる。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はこの発明の一実施例の半導体
装置を示す平面図および断面図である。 第２Ａ図および第２Ｂ図は従来の半導体装置の一例を示
す平面図および断面図である。 図において、１は絶縁基板、２は素子分ａｌｌ、３はソ
ース領域、４はドレイン領域、５はチャネル領域、６は
ゲート電極、７はゲート絶縁膜、８は層間絶縁膜、９〜
１１は貫通孔、１２〜１４は金属配線層、Ａは絶ＩＱ！
１板１の台状部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）絶縁基板上の半導体層にＭＯＳ型電界効果トラン
   ジスタを形成した半導体装置であつて、前記絶縁基板は
   、その一部が他の部分よりも隆起した台状に形成されて
   おり、 前記絶縁基板上において、前記台状部分上は薄く、それ
   以外の部分は厚く形成された半導体活性層と、 前記台状部分上の前記薄い半導体活性層の上部の少なく
   とも一部の領域に、薄い絶縁膜を挟んで配置されるゲー
   ト電極と、 前記ゲート電極下部の前記半導体活性層の少なくとも一
   部に濃度の低い第１の導電型の不純物を分布させて形成
   されたチャネル領域と、 前記チャネル領域以外の前記半導体活性層に濃度の高い
   第２の導電型の不純物を分布させて形成されたソース領
   域およびドレイン領域と、 前記ゲート電極上、前記ソース領域上および前記ドレイ
   ン領域上に形成された絶縁膜と、前記絶縁膜上に配置さ
   れ、貫通孔を介してそれぞれ前記ゲート電極、前記ソー
   ス領域および前記ドレイン領域と個別に接続される低抵
   抗の金属配線とを備える、半導体装置。
2. （２）前記ソース領域および前記ドレイン領域と前記チ
   ャネル領域との界面が、少なくとも前記絶縁基板の台状
   部分に接して位置するように選ばれた、特許請求の範囲
   第１項記載の半導体装置。
3. （３）前記絶縁基板の下に第２の半導体活性層あるいは
   半導体装置を有する特許請求の範囲第１項または第２項
   記載の半導体装置。