JPH0298969A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の一種であるＭｏＳトランジスタ
とその形成方法に関するものである。
とその形成方法に関するものである。
従来の技術
近年、膜厚が０．１μｍ以下と非常に薄いＳ ＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ＞膜に形成さ
れたＭＯＳトランジスタが学会等で報告されている。
ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ＞膜に形成さ
れたＭＯＳトランジスタが学会等で報告されている。
（例えばシリコン材料デバイス研究会予稿（１９８８年
、１月）第１３頁から第１８頁に発表されている。） 第３図は、この従来の薄いＳｏｌ膜に形成されたＭＯＳ
トランジスタの構造を表した図である。
、１月）第１３頁から第１８頁に発表されている。） 第３図は、この従来の薄いＳｏｌ膜に形成されたＭＯＳ
トランジスタの構造を表した図である。
２１は半導体基板であり、２２は５ｉ０２等から成る絶
縁膜である。この絶縁膜２２の上には膜厚が０．１μｍ
以下のＰ型の薄いＳＯＩ膜２３が形バンチスルー耐圧が
高く低い不純物濃度のＳＯ■模が使用できること、０．
５〜Ｉｌ１ｍｆｌｆｆ度の８０１膜に形成されたＭｏ３
）ランジスタのｖ、、 ＩＤ特性に見られたキング
が消滅することなどの秀れた特性があることが知られて
いる。この様な特性はＳＯ■膜２３の膜厚が０．１μｍ
以下で示すことがシミュレーション及び実験で確かめら
れている。
縁膜である。この絶縁膜２２の上には膜厚が０．１μｍ
以下のＰ型の薄いＳＯＩ膜２３が形バンチスルー耐圧が
高く低い不純物濃度のＳＯ■模が使用できること、０．
５〜Ｉｌ１ｍｆｌｆｆ度の８０１膜に形成されたＭｏ３
）ランジスタのｖ、、 ＩＤ特性に見られたキング
が消滅することなどの秀れた特性があることが知られて
いる。この様な特性はＳＯ■膜２３の膜厚が０．１μｍ
以下で示すことがシミュレーション及び実験で確かめら
れている。
直上には、ゲート絶縁膜２６を介してゲート電極２７が
設けられている。こうしたＰ型の薄い５０１膜２３、ソ
ース、ドレイン領域２４，２５、ゲート絶縁膜２６、ゲ
ート電極２７等により薄いＳＯ＋膜のＭｏ３ トランジ
スタが形成されている。
設けられている。こうしたＰ型の薄い５０１膜２３、ソ
ース、ドレイン領域２４，２５、ゲート絶縁膜２６、ゲ
ート電極２７等により薄いＳＯ＋膜のＭｏ３ トランジ
スタが形成されている。
以上のように構成された薄いＳｏＩ膜のＭＯＳトランジ
スタに於いては、Ｓｏｌ膜２３の膜厚が０．１μｍ以下
と非常に薄いことにより、ＭＯＳトランジスタ動作時に
チャネル形成領域下の５０１膜が総て空乏化し、ゲート
電圧による電界が５０１膜表面で小さくキャリアの移動
度が大きいこと、島３０が埋め込まれた構造を形成した
後、エネルギービーム３１をポリシリコン島３０に照射
しアニールを行う。（第４図−（ａ））。ポリシリコン
島３０は再結晶化され５Ｏ１１１ｉ４０となる。〈第４
図−（ｂ）〉。次にＳｏｌ膜４０を酸化する。この時Ｓ
ｏｌ膜１２総てを酸化膜に変えるのではな（、膜厚０．
１μｍ以下のＳＯＴ膜が残るようにする。５０はＳＯＩ
膜１２の中で酸化膜と成った部分、４０Ａは酸化されず
に残ったＳｏｌ膜である。（第４図−（Ｃ））。最後に
、エツチング工程により薄いＳＯＩ膜４０Ａ上の酸化膜
５０及び側壁部分の酸化膜２２を除去し、薄いＳＯＩ膜
４０Ａを表面に露出させる。（第４図−（ｄ））。以降
、標準的ＭｏＳトランジスタ形成プロセスに従い、Ｓ０
１膜４０Ａ上にソース、ドレイン領域、ゲート絶縁膜、
ゲート電極を形成するのが従来の薄いＳＯＩ膜のＭＯＳ
トランジスタの形成方法である。
スタに於いては、Ｓｏｌ膜２３の膜厚が０．１μｍ以下
と非常に薄いことにより、ＭＯＳトランジスタ動作時に
チャネル形成領域下の５０１膜が総て空乏化し、ゲート
電圧による電界が５０１膜表面で小さくキャリアの移動
度が大きいこと、島３０が埋め込まれた構造を形成した
後、エネルギービーム３１をポリシリコン島３０に照射
しアニールを行う。（第４図−（ａ））。ポリシリコン
島３０は再結晶化され５Ｏ１１１ｉ４０となる。〈第４
図−（ｂ）〉。次にＳｏｌ膜４０を酸化する。この時Ｓ
ｏｌ膜１２総てを酸化膜に変えるのではな（、膜厚０．
１μｍ以下のＳＯＴ膜が残るようにする。５０はＳＯＩ
膜１２の中で酸化膜と成った部分、４０Ａは酸化されず
に残ったＳｏｌ膜である。（第４図−（Ｃ））。最後に
、エツチング工程により薄いＳＯＩ膜４０Ａ上の酸化膜
５０及び側壁部分の酸化膜２２を除去し、薄いＳＯＩ膜
４０Ａを表面に露出させる。（第４図−（ｄ））。以降
、標準的ＭｏＳトランジスタ形成プロセスに従い、Ｓ０
１膜４０Ａ上にソース、ドレイン領域、ゲート絶縁膜、
ゲート電極を形成するのが従来の薄いＳＯＩ膜のＭＯＳ
トランジスタの形成方法である。
発明が解決しようとする課題
しかしながら上記のような方法では、ＳＯＩ膜４０Ａに
形成されるＰ型のチャネル形成領域２３゛膜厚が０．１
μｍ以下の薄いＳｏｌ膜のＭＯＳトランジスタの形成方
法に於いては、膜厚０，１μｍ以下の薄いポリシリコン
膜を直接レーザ光等エネルギービームにより再結晶化さ
せ、薄い５ＯＩＩＩＩを形成する方法が考えられる。し
かし、この方法では再結晶化させるべきポリシリコン膜
の膜厚が０．１μｍ以下と非常に薄い為、エネルギービ
ーム照射によるポリシリコン膜の飛散、剥離等が起り易
く、最適な再結晶化条件を求めることが困難であり、過
去、膜厚０．１μｍ以下のポリシリコン膜を再結晶化し
たとの報告例はない。従って第４図に示したごとく、膜
厚０．５μｍ程度の厚いＳｏｌ膜を形成した後、酸化及
び酸化膜除去により、膜厚が０．１μｍ以下の薄いＳｏ
ｌ膜を形成する方法が採用されているが、この方法では
工程数が多くなる上、酸化する前のＳＯＩ膜の面方位′
−、ヴがみる。
形成されるＰ型のチャネル形成領域２３゛膜厚が０．１
μｍ以下の薄いＳｏｌ膜のＭＯＳトランジスタの形成方
法に於いては、膜厚０，１μｍ以下の薄いポリシリコン
膜を直接レーザ光等エネルギービームにより再結晶化さ
せ、薄い５ＯＩＩＩＩを形成する方法が考えられる。し
かし、この方法では再結晶化させるべきポリシリコン膜
の膜厚が０．１μｍ以下と非常に薄い為、エネルギービ
ーム照射によるポリシリコン膜の飛散、剥離等が起り易
く、最適な再結晶化条件を求めることが困難であり、過
去、膜厚０．１μｍ以下のポリシリコン膜を再結晶化し
たとの報告例はない。従って第４図に示したごとく、膜
厚０．５μｍ程度の厚いＳｏｌ膜を形成した後、酸化及
び酸化膜除去により、膜厚が０．１μｍ以下の薄いＳｏ
ｌ膜を形成する方法が採用されているが、この方法では
工程数が多くなる上、酸化する前のＳＯＩ膜の面方位′
−、ヴがみる。
できないという欠点を持つ。
本発明はかがる点に鑑み、従来の薄い５ＯＩＩｌｉのＭ
ＯＳトランジスタの利点を備えながら、熱容量が大きく
、ソース、ドレイン領域の電気抵抗が小さいＭｏ３）ラ
ンジスタとＳＯＩ膜の膜厚を制御性良く形成できるＭＯ
Ｓトランジスタ構造とその製造方法を提供することを目
的とする。
ＯＳトランジスタの利点を備えながら、熱容量が大きく
、ソース、ドレイン領域の電気抵抗が小さいＭｏ３）ラ
ンジスタとＳＯＩ膜の膜厚を制御性良く形成できるＭＯ
Ｓトランジスタ構造とその製造方法を提供することを目
的とする。
課題を解決するための手段
本発明は上述の課題を解決する為、ＳＯｒ膜に形成され
たＭＯＳトランジスタに於いて、チャネル形成領域のＳ
ＯＩ膜の膜厚と同領域以外のそれを比較した場合、前者
はＭＯＳトランジスタ動作時に総て空乏化せしめる程薄
く、後者は前者よりも充分厚くする構造を用いる。又、
絶縁物で隔てられた第一のポリシリコンによる島が同一
面内に複数個形成された構造に於いて、絶縁物と第一の
ポリシリコンによる島の両者の表面に、第一のポリシリ
コンによる島の膜厚に比べて充分薄く、かつ０．１μｍ
以下の膜厚で第二のポリシリコンを堆積させ、その第二
のポリシリコンを素子形成領二のポリシリコンの部分を
同時に再結晶化してＳＯｆ膜を形成する。という方法を
用いたものである。
たＭＯＳトランジスタに於いて、チャネル形成領域のＳ
ＯＩ膜の膜厚と同領域以外のそれを比較した場合、前者
はＭＯＳトランジスタ動作時に総て空乏化せしめる程薄
く、後者は前者よりも充分厚くする構造を用いる。又、
絶縁物で隔てられた第一のポリシリコンによる島が同一
面内に複数個形成された構造に於いて、絶縁物と第一の
ポリシリコンによる島の両者の表面に、第一のポリシリ
コンによる島の膜厚に比べて充分薄く、かつ０．１μｍ
以下の膜厚で第二のポリシリコンを堆積させ、その第二
のポリシリコンを素子形成領二のポリシリコンの部分を
同時に再結晶化してＳＯｆ膜を形成する。という方法を
用いたものである。
作用
本発明は上述の手段によって、Ｓ○■膜の膜厚が非常に
小さいのはチャネル形成領域のＳｏｌ膜のみで、同領域
以外のＳＯＩ膜の膜厚は充分大きい為、トランジスタが
形成されるＳ○１１１１全てが薄膜である従来の薄いＳ
ｏ■膜のトランジスタの場合に比べ、トランジスタの有
する熱容量は大きくなる。さらにソース、ドレイン領域
が薄い従来のＳＯ■膜のＭＯＳトランジスタに比べ、Ｓ
ｏｌ膜の深さ方向にソース、ドレインが拡がる為、ソー
ス、ドレイン領域の電気抵抗が小さくなる。また、本発
明のＭＯＳトランジスタの形成方法に於いては、そのチ
ャネル形成領域のｓｏｉ＊の膜厚が、ポリシリコンの堆
積速度の制御によって定まるので、再現性良く制御でき
る。
小さいのはチャネル形成領域のＳｏｌ膜のみで、同領域
以外のＳＯＩ膜の膜厚は充分大きい為、トランジスタが
形成されるＳ○１１１１全てが薄膜である従来の薄いＳ
ｏ■膜のトランジスタの場合に比べ、トランジスタの有
する熱容量は大きくなる。さらにソース、ドレイン領域
が薄い従来のＳＯ■膜のＭＯＳトランジスタに比べ、Ｓ
ｏｌ膜の深さ方向にソース、ドレインが拡がる為、ソー
ス、ドレイン領域の電気抵抗が小さくなる。また、本発
明のＭＯＳトランジスタの形成方法に於いては、そのチ
ャネル形成領域のｓｏｉ＊の膜厚が、ポリシリコンの堆
積速度の制御によって定まるので、再現性良く制御でき
る。
実施例
第１図は本発明の一実施例のＭＯＳ トランジスス、ド
レイン領域４，５が設けられており、そのＳｏｌ膜３の
膜厚は０．５μｍ程度である。ソース、ドレイン領域４
，５に挟まれたチャネル形成領域のＳ０１膜６の膜厚は
０．１μｍ以下であり、ソース、ドレイン領域４，５の
膜厚に比べて充分薄い。チャネル形成領域のｓＯ■膜６
の直上にはゲートＨ！１３８７を介してゲート電極８が
設けられている。
レイン領域４，５が設けられており、そのＳｏｌ膜３の
膜厚は０．５μｍ程度である。ソース、ドレイン領域４
，５に挟まれたチャネル形成領域のＳ０１膜６の膜厚は
０．１μｍ以下であり、ソース、ドレイン領域４，５の
膜厚に比べて充分薄い。チャネル形成領域のｓＯ■膜６
の直上にはゲートＨ！１３８７を介してゲート電極８が
設けられている。
以上のような構成によれば、チャネル形成領域のＳｏｌ
膜６の膜厚が０，１μｍ以下と非常に薄い為、チャネル
形成領域のＳｏｌ膜６がＭＯＳトランジスタ動作時に総
て空乏化し、従来の薄いＳＯＩ膜のＭＯＳトランジスタ
の有する利点、即ち、 ■ ゲート電圧による電界が、ゲート絶！！［直下のＳ
ｏｌ膜表面で小さくキャリアの移動度が大きいこと。
膜６の膜厚が０，１μｍ以下と非常に薄い為、チャネル
形成領域のＳｏｌ膜６がＭＯＳトランジスタ動作時に総
て空乏化し、従来の薄いＳＯＩ膜のＭＯＳトランジスタ
の有する利点、即ち、 ■ ゲート電圧による電界が、ゲート絶！！［直下のＳ
ｏｌ膜表面で小さくキャリアの移動度が大きいこと。
■ バンチスルー耐圧が高く低い不純物濃度のＳＯＩ膜
が使用できること。
が使用できること。
■ ＳＯＩ膜厚が薄（ないＭｏＳトランジスタ−ス、ド
レイン領域４，５へ拡散し、ＭＯｓトランジスタ全体の
温度上昇を低減することができる。さらに、ソース、ド
レイン領域４，５のｓｏＩ膜の膜厚が大きいことにより
、両値域４，５を５ＯＩＩＩの深さ方向に充分に形成す
ることができ、両値域４，５での電気抵抗が小さくなり
、集積度の高い回路設計を可能とする。
レイン領域４，５へ拡散し、ＭＯｓトランジスタ全体の
温度上昇を低減することができる。さらに、ソース、ド
レイン領域４，５のｓｏＩ膜の膜厚が大きいことにより
、両値域４，５を５ＯＩＩＩの深さ方向に充分に形成す
ることができ、両値域４，５での電気抵抗が小さくなり
、集積度の高い回路設計を可能とする。
第２図は、第１図で説明したＭｏ８）ランジスタの構造
の形成方法を示したものである。半導体基板１上に堆積
させた５ｉ０２等の絶縁膜２内に、膜厚０．５μｍ程度
のポリシリコン島１０が二個、間隔数μｍ程度離れて埋
め込まれた構造を形成する。（第２図−（ａ））。次に
ポリシリコンによる島１０及び絶縁膜２上にポリシリコ
ン１１を０．１μｍ以下の膜厚で堆積させる。（第２図
−（ｂ））。ポリシリコン１１を素子形成領域のみ残る
ようにパターニングした後、エネルギービーム１２を照
射し、アニールを行う。（第２図−（Ｃ））。この時、
ポリシリコン１１の中央部、即ち絶縁膜２とができる。
の形成方法を示したものである。半導体基板１上に堆積
させた５ｉ０２等の絶縁膜２内に、膜厚０．５μｍ程度
のポリシリコン島１０が二個、間隔数μｍ程度離れて埋
め込まれた構造を形成する。（第２図−（ａ））。次に
ポリシリコンによる島１０及び絶縁膜２上にポリシリコ
ン１１を０．１μｍ以下の膜厚で堆積させる。（第２図
−（ｂ））。ポリシリコン１１を素子形成領域のみ残る
ようにパターニングした後、エネルギービーム１２を照
射し、アニールを行う。（第２図−（Ｃ））。この時、
ポリシリコン１１の中央部、即ち絶縁膜２とができる。
この場合、必要に応じて５ｉ０２等から成るキャップ膜
をポリシリコン１１の上にかぶせて再結晶化を行っても
良い。（第２図−（ｄ））。以降、標準的ＭＯＳ）ラン
ジスタ形成プロセスに従い、ＳＯＩＯｓＯ４で膜厚の大
きい部分にソース、ドレイン領域を、膜厚が０．１μｍ
以下の部分の直上にゲート絶縁膜及びゲート電極を設け
れば、第１図のＭＯＳトランジスタを形成することがで
きる。
をポリシリコン１１の上にかぶせて再結晶化を行っても
良い。（第２図−（ｄ））。以降、標準的ＭＯＳ）ラン
ジスタ形成プロセスに従い、ＳＯＩＯｓＯ４で膜厚の大
きい部分にソース、ドレイン領域を、膜厚が０．１μｍ
以下の部分の直上にゲート絶縁膜及びゲート電極を設け
れば、第１図のＭＯＳトランジスタを形成することがで
きる。
以上に述べたＭＯＳトランジスタの形成方法を用いれば
、ＳＯＩＯｓＯ４膜部、即ち第１図のチャネル形成領域
のＳｏＩ膜６の膜厚が、ポリシリコン１１の堆積速度の
制御のみによって定まるので、再現性良く制御すること
ができる。
、ＳＯＩＯｓＯ４膜部、即ち第１図のチャネル形成領域
のＳｏＩ膜６の膜厚が、ポリシリコン１１の堆積速度の
制御のみによって定まるので、再現性良く制御すること
ができる。
なお、上記実施例ではｎチャネルのＭＯＳトランジスタ
を用いたが、ＰチャネルのＭＯＳトランジスタに適用し
ても良い。
を用いたが、ＰチャネルのＭＯＳトランジスタに適用し
ても良い。
発明の効果
以上の説明から明らかなように、本発明はＳ０１膜に形
成されたＭＯＳ トランジスタに於いて、ＭＯＳ ）ラ
ンジスタ動 作時の温度上昇を低減化することができ、さらにソース
、ドレイン領域が従来に比べＳＯＩ膜の深さ方向に拡が
る為、円領域の電気抵抗が小さくなり、その実用的効果
は大きい。
成されたＭＯＳ トランジスタに於いて、ＭＯＳ ）ラ
ンジスタ動 作時の温度上昇を低減化することができ、さらにソース
、ドレイン領域が従来に比べＳＯＩ膜の深さ方向に拡が
る為、円領域の電気抵抗が小さくなり、その実用的効果
は大きい。
また、本発明のＭＯＳトランジスタの製造方法は、本発
明のＭＯＳ）ランジスタに於いてゲート絶縁膜直下のチ
ャネル形成領域である薄いＳＯＩ膜を、絶縁膜上にポリ
シリコンを堆積させ、エネルギービームを照射し再結晶
化させる工程のみで形成でき、前記ＳＯＩ膜の膜厚は前
記ポリシリコンの堆積速度の制御によって定まるので、
再現性良く制御でき、その実用効果は大きい。
明のＭＯＳ）ランジスタに於いてゲート絶縁膜直下のチ
ャネル形成領域である薄いＳＯＩ膜を、絶縁膜上にポリ
シリコンを堆積させ、エネルギービームを照射し再結晶
化させる工程のみで形成でき、前記ＳＯＩ膜の膜厚は前
記ポリシリコンの堆積速度の制御によって定まるので、
再現性良く制御でき、その実用効果は大きい。
第１図は本発明の一実施例のＳＯＩ・ＭＯＳトランジス
タの構造を示す断面図、第２図は同実施例のＳＯＩ−Ｍ
ＯＳ）ランジスタの構造の形成工１・・・・・・半導体
基板、２・−・・・・絶縁膜、３・・・・・・ＳＯＩ膜
、４．５・・・・・・ソース、ドレイン領域、６・・・
・・・チャネル形成領域のＳＯＩ膜、７・・・・・・ゲ
ート絶縁膜、８・・・・・・ゲート電極。 特許出願人 工業技術院長 飯 塚 幸 三ｌ〜牛導イ
本基板 ２− 季色鳥よバ臭 ３−５ＯＬＰ、菓 ４− ソース領域 ６＝・−ドレイン領域 ６− チャネル形へ領域の３０１膜 ７− ゲート声色繻ｎ具 ８− ゲート電」致 δ ３−８ＯＩ膜 １０−一一ボリシリコン１：よ５島 １１−−−ポリシリコン ／Ｚ・−工２ル千゛−ビー、ム、 ２ｆ−手厚イ本基板 ２２・・−地Δ龜膜 ０Ａ
タの構造を示す断面図、第２図は同実施例のＳＯＩ−Ｍ
ＯＳ）ランジスタの構造の形成工１・・・・・・半導体
基板、２・−・・・・絶縁膜、３・・・・・・ＳＯＩ膜
、４．５・・・・・・ソース、ドレイン領域、６・・・
・・・チャネル形成領域のＳＯＩ膜、７・・・・・・ゲ
ート絶縁膜、８・・・・・・ゲート電極。 特許出願人 工業技術院長 飯 塚 幸 三ｌ〜牛導イ
本基板 ２− 季色鳥よバ臭 ３−５ＯＬＰ、菓 ４− ソース領域 ６＝・−ドレイン領域 ６− チャネル形へ領域の３０１膜 ７− ゲート声色繻ｎ具 ８− ゲート電」致 δ ３−８ＯＩ膜 １０−一一ボリシリコン１：よ５島 １１−−−ポリシリコン ／Ｚ・−工２ル千゛−ビー、ム、 ２ｆ−手厚イ本基板 ２２・・−地Δ龜膜 ０Ａ
Claims (2)
- （１）絶縁物上の半導体膜に形成されたＭＯＳトランジ
スタに於いて、チャネル形成領域の前記半導体膜の第１
の膜厚と同領域以外の前記半導体膜の第２の膜厚が異な
り、前記チャネル形成領域の半導体膜はＭＯＳトランジ
スタ動作時に総て空乏化せしめる程薄く、前記チャネル
形成領域以外の半導体膜の第２の膜厚は前記第１の膜厚
よりも充分厚いことを特徴とするＭＯＳトランジスタ。 - （２）絶縁部で隔てられた第一のポリシリコンよりなる
島が同一面内に複数個形成し、前記絶縁物と第一のポリ
シリコンよりなる島の両者の表面に、前記第一のポリシ
リコンよりなる島の膜厚に比べて充分薄くかつ０．１μ
ｍ以下の膜厚で第二のポリシリコンを堆積させ、この第
二のポリシリコンに対し素子形成領域のみ残すようにパ
ターニングした後、エネルギービームにより前記第一の
ポリシリコンと第二のポリシリコンを同時に再結晶化し
てシリコン膜を形成し、前記第二のポリシリコンのみか
ら形成されたシリコン膜領域をチャネル形成領域とし、
その直上にゲート絶縁膜を介してゲート電極を設け前記
第一のポリシリコンよりなる島と第二のポリシリコンか
ら形成されたシリコン膜領域にソース、ドレイン領域を
形成することを特徴としたＭＯＳトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25092088A JPH0298969A (ja) | 1988-10-06 | 1988-10-06 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25092088A JPH0298969A (ja) | 1988-10-06 | 1988-10-06 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298969A true JPH0298969A (ja) | 1990-04-11 |
Family
ID=17214988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25092088A Pending JPH0298969A (ja) | 1988-10-06 | 1988-10-06 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154383A (ja) * | 1989-11-11 | 1991-07-02 | Takehide Shirato | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020582A (ja) * | 1983-07-14 | 1985-02-01 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS63244684A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-10-06 JP JP25092088A patent/JPH0298969A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020582A (ja) * | 1983-07-14 | 1985-02-01 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS63244684A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154383A (ja) * | 1989-11-11 | 1991-07-02 | Takehide Shirato | 半導体装置 |
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