JPS6245706B2 - - Google Patents

Info

Publication number
JPS6245706B2
JPS6245706B2 JP53164997A JP16499778A JPS6245706B2 JP S6245706 B2 JPS6245706 B2 JP S6245706B2 JP 53164997 A JP53164997 A JP 53164997A JP 16499778 A JP16499778 A JP 16499778A JP S6245706 B2 JPS6245706 B2 JP S6245706B2
Authority
JP
Japan
Prior art keywords
substrate
conductivity type
latch
source region
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP53164997A
Other languages
English (en)
Other versions
JPS5591162A (en
Inventor
Hideo Kikuchi
Haruyoshi Takaoka
Shigenori Baba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP16499778A priority Critical patent/JPS5591162A/ja
Priority to EP79302775A priority patent/EP0013482A3/en
Priority to US06/102,017 priority patent/US4288804A/en
Publication of JPS5591162A publication Critical patent/JPS5591162A/ja
Publication of JPS6245706B2 publication Critical patent/JPS6245706B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 本発明は、半導体装置特にCMOS IC（相補型
MOS集積回路）に関する。
ｐチヤンネルMOSまたはｎチヤンネルMOSつ
まりシングルチヤンネルMOSデバイスでは基板
をどの方向から見ても正、負電源ＶDD，ＶSS間に
はnpnまたはpnp構造しかなく、そのいずれか一
方のpn接合は逆バイアスとなるから電源ＶDD，
ＶSS間に短絡電流が流れるようなことはない。し
かし一導電型の基板に反対導電型のウエルを作
り、基板とウエルにｐチヤンネル素子とｎチヤン
ネル素子を形成したCMOSでは電源ＶDD，ＶSS間
にpnpnまたはnpnp構造つまりSCRが生じ、外部
ノイズなどによりトリガされると該SCRはオン
となり、このオン状態はノイズが消滅しても継続
する。このため電源ＶDD，ＶSS間が低インピーダ
ンスとなり、過大電流が流れてCMOS素子を破壊
することがある。
本発明はこのCMOS特有のラツチアツプ現象を
防止しようとするもので、その特徴とする所は一
導電型半導体基板に反対導電型のウエルを設け、
各々に反対導電型チヤネル素子と一導電型チヤネ
ル素子とを夫々複数個形成して成るCMOS型半導
体装置であつて、前記各素子の拡散領域のうち電
源線に直接接続されるソース領域のみに隣接して
ラツチアツプ防止用拡散部が配置され、該ラツチ
アツプ防止用拡散部は、対応するソース領域がそ
の外方の基板又はウエルに対面している辺の一部
分から該ソース領域内へ窪んで配置されており、
そして該ソース領域の周囲と同じ導電型であり、
該ソース領域と共通の電源配線に直接接続されて
いることにある。以下図面を参照しながらこれを
詳細に説明する。
第１図はCMOS ICの一部を示し、１はｎ型シ
リコン半導体基板、２は基板１に形成されたｐ型
領域つまりｐウエル、３は基板１に対するコンタ
クト用のn+領域、４，５はｐチヤンネルMOS
FET Q1のn+型ソース、ドレイン領域、８はｐウ
エル２へのコンタクト用のp+領域、６，７はｎ
チヤンネルMOS FET Q2のn+型ソース、ドレイ
ン領域である。CMOSはこれらのFET Q1，Q2を
電源ＶDD，ＶSS間に直列に接続してなる。この予
定の回路の他に基板１には多数のｐ層およびｎ層
が形成されるのでこれらにより各種バイポーラ素
子が寄生的に発生する。特に電源ＶDDとＶSS間の
基板構造を見ると、ｎ型基板１、ｐ型ウエル、お
よびn+型層７はコレクタ、ベース、およびエミ
ツタとなつてnpnバイポーラトランジスタを構成
し、またp+層４、ｎ型基板１、ｐ型ウエル２は
pnpバイポーラトランジスタを構成することが分
る。しかもn+領域３からｐ型ウエル２までの基
板１の抵抗R1，R2、p+層８からトランジスタQ1
側のｐウエル２の部分Ｃまでの抵抗R3，R4を考
えるとこれらのトランジスタQ1，Q2は第２図に
示す如く接続され、SCR構造をとることがわか
る。従つてノイズ等により例えばトランジスタ
Qaが僅かにでもオンになると、そのコレクタ電
流が抵抗R3，R4に流れて電圧降下を生じ、この
電圧降下はFET Qbにベース電流を供給してこ
れをオンにし、従つて抵抗R1，R2を通つて電流
が流れ、該抵抗に電圧降下を生じる。この電圧降
下はトランジスタQaにベース電流を供給し、該
トランジスタQaのオンを助長する。トランジス
タQaの電流が増加すればトランジスタQbのオン
が助長され、以下同様のことが繰り返されてトラ
ンジスタQa，Qbは完全オンにドライブされ、し
かもこの状態はノイズが無くなつても維持され
る。即ちラツチアツプされる。
このようなサイリスタが生じるのは抵抗R1，
R2およびR3，R4に電圧降下が生じ、これにより
トランジスタQa，Qbのベース電流が供給される
点にあり、この電圧降下特にＡ，Ｂ点の電位変動
をなくせばラツチアツプは回避し得ると考え、点
ＣまたはＤに基板またはウエルの電源とのコンタ
クト領域を置く、特に各方面との相互作用を考え
てウエル２の全周を囲むリング状のチヤンネルカ
ツト兼用のコンタクト領域を設けることが考えら
れている。しかしこのような大面積のコンタクト
領域を設けると当然集積度を低下させてしまう。
本発明はかゝる点に鑑み、集積度を低下させず
にラツチアツプを阻止しようとするもので、ラツ
チアツプの生じる原因を詳細に究明し、必要最少
限の対策でラツチアツプを阻止しようとするもの
である。
ラツチアツプ現象を個々の回路につき詳細に検
討すると、ラツチアツプに実際に関与するのは主
として電流に固定されたソース領域のみである。
例えば第３図の如きｐチヤンネルFET Q3〜Q5お
よびｎチヤンネルFET Q6〜Q8からなる多入力論
理ゲートがあつたとして、そのｐチヤンネルトラ
ンジスタQ4のソース、ｎチヤンネルトランジス
タQ8のドレイン（いずれも電源に直接接続され
てはいない）がpnp、npn各トランジスタQc，
Qdのエミツタを構成したとしてもその場合の等
価回路は第４図の如くなり、エミツタに直列抵抗
R8，R7が入つてしまう。ここで抵抗R8，R7は第
５図の実態図に示すように基板コンタクトSCと
トランジスタQ4のソースＳとの間の基板抵抗、
およびトランジスタQ8のドレインＤとｐウエル
コンタクトWCとの間のウエル（基板）抵抗であ
る。他のR5，R6，R9，R10は図示部分間に生じる
抵抗である。このようにエミツタ直列抵抗R8，
R7が入ると負帰還がかかり、ノイズでトランジ
スタQcまたはQdにベース電流が供給されたとし
てもそれにより流れるエミツタ電流でエミツタ電
位が下降または上昇して該電流を抑えるために、
オンには至らない。これに対し電源ＶDD，ＶSSに
直接接続されたトランジスタQ3のソースＳ、ト
ランジスタQ7およびQ8の各ソースＳについては
抵抗R7，R8の入る余地はなく、第１図および第
２図で説明したラツチアツプが起つてしまう。そ
こで本発明はこれらQ3，Q7，Q8のソース近傍に
点線丸印で示すようにラツチアツプ防止対策つま
り基板電位変動を阻止する電源コンタクト拡散を
施し、他の部分には施さず、こうして最小の拡
散、従つて基板面積の使用で効果的にラツチアツ
プを防止するものである。なお第３図のQ9はｐ
チヤンネルFET、Q10はｎチヤンネルFETであつ
て、これらはCMOSインバータを構成し、やはり
CMOS構成の論理ゲートQ3〜Q8の出力バツフア
となる。
第６図〜第８図は他の実施例を示す。この第６
図に示す２入力ナンドゲートNGは第７図のよう
にｐチヤンネルFET Q11，Q12、およびｎチヤン
ネルFET Q13，Q14で構成され、これらは第８図
の如く半導体基板に配設される。これらの図で
IN1，IN2は第１、第２の入力、OUTは出力、１
１，１２はこれらの入力が印加されるポリシリコ
ンゲート電極、１３〜１５はｎ型基板ｎ−subに
形成したp+層でそのうちの１３はQ11のドレイ
ン、１４はQ11およびQ12のソース、１５はQ12の
ドレインである。１６〜１８はｐ型ウエルｐ−
wellに形成したn+層でそのうちの１６はQ13のド
レイン、７はQ13のソースかつQ14のドレイン、
１８はQ14のソースである。電源ＶDDはコンタク
ト窓１９によりn+層１４に接続され、電源ＶSS
はコンタクト窓２０によりn+層１８に接続され
る。出力OUTはコンタクト窓２１，２２，２３
によりp+層１３，１５およびn+層１６に接続さ
れる。ラツチアツプ防止用の電源−基板直接コン
タクトはコンタクト窓２９，３０，３１，３２を
介し拡散層３５，２６，２７，２８において行な
う。図示のようにこれらの拡散層３５と２６及び
２７と２８はソース領域１４，１８の近傍に該ソ
ース領域を挾むように配設される。第７図の点線
丸印はこのラツチアツプ防止用の拡散層を示す。
他の拡散領域１３，１５，１６，１７はいずれも
電源ＶDDまたはＶSSと直接コンタクトせず、従つ
て前述の理由で該領域の近傍の基板電位変動を防
止する必要はない。なおラツチアツプを防止する
には電源に接続された拡散層１４および１８の全
周を２５〜２８と同種のn+またはp+拡散層で包
囲するのがよいが、これではFET動作が不可能
になる、従つて該動作に支障のない所に散在させ
ることになるが、これでも充分効果がある。
以上詳細に説明したように本発明によれば、集
積度を下げることなくCMOS ICのラツチアツプ
を防止することができ、LSI、超LSIなどに適用
して甚だ有効である。
【図面の簡単な説明】
第１図および第２図はCMOSで生じるラツチア
ツプの説明図、第３図は本発明の実施例を示す回
路図、第４図および第５図は第４図の一部の説明
図、第６図〜第８図は本発明の他の実施例の説明
図である。 図面で１、ｎ−subは半導体基板、Q3〜Q5およ
びQ6〜Q8，Q11，Q12およびQ13，Q14はCMOSを
構成するトランジスタ、ＶDD，ＶSSは電源、２５
〜２８はラツチマツプ防止用拡散部である。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型半導体基板に反対導電型のウエルを
    設け、各々に反対導電型チヤネル素子と一導電型
    チヤネル素子とを夫々複数個形成して成るCMOS
    型半導体装置であつて、前記各素子の拡散領域の
    うち電源線に直接接続されるソース領域のみに隣
    接してラツチアツプ防止用拡散部が配置され、該
    ラツチアツプ防止用拡散部は、対応するソース領
    域がその外方の基板又はウエルに対面している辺
    の一部分から該ソース領域内へ窪んで配置されて
    おり、そして該ソース領域の周囲と同じ導電型で
    あり、該ソース領域と共通の電源配線に直接接続
    されていることを特徴とする半導体装置。
JP16499778A 1978-12-27 1978-12-27 Semiconductor device Granted JPS5591162A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP16499778A JPS5591162A (en) 1978-12-27 1978-12-27 Semiconductor device
EP79302775A EP0013482A3 (en) 1978-12-27 1979-12-04 Complementary metal-oxide semiconductor
US06/102,017 US4288804A (en) 1978-12-27 1979-12-10 Complementary metal-oxide semiconductor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16499778A JPS5591162A (en) 1978-12-27 1978-12-27 Semiconductor device

Publications (2)

Publication Number Publication Date
JPS5591162A JPS5591162A (en) 1980-07-10
JPS6245706B2 true JPS6245706B2 (ja) 1987-09-28

Family

ID=15803873

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16499778A Granted JPS5591162A (en) 1978-12-27 1978-12-27 Semiconductor device

Country Status (3)

Country Link
US (1) US4288804A (ja)
EP (1) EP0013482A3 (ja)
JP (1) JPS5591162A (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5943824B2 (ja) * 1982-03-03 1984-10-24 三菱電機株式会社 半導体集積回路装置
US4870471A (en) * 1982-09-30 1989-09-26 Mitsubishi Denki Kabushiki Kaisha Complementary metal-oxide semiconductor integrated circuit device with isolation
JPS59163836A (ja) * 1983-03-09 1984-09-14 Toshiba Corp 半導体集積回路
US4578629A (en) * 1983-09-09 1986-03-25 Westinghouse Electric Corp. Monolithic microwave "split load" phase inverter for push-pull monolithic FET amplifier circuits
JPS6076160A (ja) * 1983-10-03 1985-04-30 Seiko Epson Corp 半導体集積回路
JPS6110269A (ja) * 1984-06-26 1986-01-17 Nec Corp 半導体集積回路
JPS6136946A (ja) * 1984-07-30 1986-02-21 Nec Corp 半導体装置
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
US4762802A (en) * 1984-11-09 1988-08-09 American Telephone And Telegraph Company At&T, Bell Laboratories Method for preventing latchup in CMOS devices
JPS61164253A (ja) * 1985-01-17 1986-07-24 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置
JPS61164254A (ja) * 1985-01-17 1986-07-24 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置
JPS61164252A (ja) * 1985-01-17 1986-07-24 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置
JPS61188962A (ja) * 1985-02-18 1986-08-22 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置
US4675561A (en) * 1985-11-15 1987-06-23 Precision Monolithics, Inc. FET output drive circuit with parasitic transistor inhibition
US4639359A (en) * 1985-12-16 1987-01-27 International Minerals & Chemical Corp. Process of removing cationic impurities from wet process phosphoric acid
EP0248266A3 (de) * 1986-06-06 1990-04-25 Siemens Aktiengesellschaft Logikschaltung mit einer Mehrzahl von zueinander komplementären Feldeffekttransistoren
EP0248267A3 (de) * 1986-06-06 1990-04-25 Siemens Aktiengesellschaft Monolithisch integrierte Schaltung mit zueinander parallelen Schaltungszweigen
FR2623016B1 (fr) * 1987-11-06 1991-06-14 Thomson Semiconducteurs Dispositif de fusion d'un fusible dans un circuit integre de type cmos
JP3184298B2 (ja) * 1992-05-28 2001-07-09 沖電気工業株式会社 Ｃｍｏｓ出力回路
DE19545554A1 (de) * 1995-12-06 1997-06-12 Siemens Ag CMOS-Anordnung
US6359316B1 (en) * 1997-09-19 2002-03-19 Cypress Semiconductor Corp. Method and apparatus to prevent latch-up in CMOS devices
US6657241B1 (en) * 1998-04-10 2003-12-02 Cypress Semiconductor Corp. ESD structure having an improved noise immunity in CMOS and BICMOS semiconductor devices
US6483386B1 (en) 2000-09-29 2002-11-19 Cypress Semiconductor Corp. Low voltage differential amplifier with high voltage protection
JP2002124580A (ja) * 2000-10-18 2002-04-26 Yamaha Corp 入力保護回路
US7301370B1 (en) * 2003-05-22 2007-11-27 Cypress Semiconductor Corporation High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion
US7737734B1 (en) 2003-12-19 2010-06-15 Cypress Semiconductor Corporation Adaptive output driver
US7956641B1 (en) 2005-04-28 2011-06-07 Cypress Semiconductor Corporation Low voltage interface circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3955210A (en) * 1974-12-30 1976-05-04 International Business Machines Corporation Elimination of SCR structure
GB1559583A (en) * 1975-07-18 1980-01-23 Tokyo Shibaura Electric Co Complementary mosfet device and method of manufacturing the same
JPS5211872A (en) * 1975-07-18 1977-01-29 Toshiba Corp Semiconductor device
GB1559581A (en) * 1975-07-18 1980-01-23 Tokyo Shibaura Electric Co Complementary mosfet device
US4167747A (en) * 1975-07-18 1979-09-11 Tokyo Shibaura Electric Co., Ltd. Complementary mosfet device and method of manufacturing the same
JPS5234680A (en) * 1975-09-12 1977-03-16 Toshiba Corp Integrated circuit
US4203126A (en) * 1975-11-13 1980-05-13 Siliconix, Inc. CMOS structure and method utilizing retarded electric field for minimum latch-up
US4035826A (en) * 1976-02-23 1977-07-12 Rca Corporation Reduction of parasitic bipolar effects in integrated circuits employing insulated gate field effect transistors via the use of low resistance substrate contacts extending through source region
GB1549130A (en) * 1977-06-01 1979-08-01 Hughes Microelectronics Ltd Cm Monolithic integrated circuit

Also Published As

Publication number Publication date
JPS5591162A (en) 1980-07-10
EP0013482A2 (en) 1980-07-23
EP0013482A3 (en) 1980-10-15
US4288804A (en) 1981-09-08

Similar Documents

Publication Publication Date Title
JPS6245706B2 (ja)
US4327368A (en) CMOS Transistor pair with reverse biased substrate to prevent latch-up
US5324982A (en) Semiconductor memory device having bipolar transistor and structure to avoid soft error
US4672584A (en) CMOS integrated circuit
US4143391A (en) Integrated circuit device
JPH0144021B2 (ja)
JPH0691200B2 (ja) 両方向入出力セル
JPH09102551A (ja) 半導体装置
JPS5944786B2 (ja) 相補型ｍｉｓ回路装置
JPH11204737A (ja) 集積回路用保護装置
US6084272A (en) Electrostatic discharge protective circuit for semiconductor device
JPS60247959A (ja) ラツチアツプ防止回路
JP3184168B2 (ja) 半導体装置の保護装置
JPH044755B2 (ja)
JPS5931987B2 (ja) 相補型ｍｏｓトランジスタ
JPH04312968A (ja) Ｃｍｏｓ半導体集積回路装置
JPH0144023B2 (ja)
JPS6154712A (ja) 半導体集積回路装置
JP2726454B2 (ja) Ｂｉ−ＣＭＯＳ型半導体メモリ装置
JP3071819B2 (ja) 絶縁ゲート型半導体装置
JPS61264754A (ja) 半導体集積回路装置
JPH0636596Y2 (ja) Ｃｍｏｓ半導体装置
JP3038744B2 (ja) Ｃｍｏｓ型半導体集積回路装置
JPS61208863A (ja) Ｃｍｏｓ半導体装置
JPH10223846A (ja) 入出力保護回路