JPS6076160A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6076160A JPS6076160A JP58184737A JP18473783A JPS6076160A JP S6076160 A JPS6076160 A JP S6076160A JP 58184737 A JP58184737 A JP 58184737A JP 18473783 A JP18473783 A JP 18473783A JP S6076160 A JPS6076160 A JP S6076160A
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- JP
- Japan
- Prior art keywords
- contacts
- source
- source diffusion
- integrated circuit
- transistor
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMO8型半導体集積回路のパターン形状に関す
るものである。
るものである。
従来の高出力rgT(第1図)は駆動能力を増大させる
だめ、ソース及びドレインの拡散領域は細長く櫛形をし
、チャンネル幅を長くしているが、ソース及びドレイン
の拡散抵抗が大きく、マたソースと半導体基板とのコン
タクトが効率よくとれず、基板電位上昇のため、’FE
Tのオン耐圧が低下した。
だめ、ソース及びドレインの拡散領域は細長く櫛形をし
、チャンネル幅を長くしているが、ソース及びドレイン
の拡散抵抗が大きく、マたソースと半導体基板とのコン
タクトが効率よくとれず、基板電位上昇のため、’FE
Tのオン耐圧が低下した。
この欠点を解決するため特ルl昭58−18438が出
されている。
されている。
本発明はこれをさらに改良するものであり、すべてのソ
ース拡散領域内にソースアルミ配線と半導体基板又はウ
ェルとのコンタクトを設け、FETの大面積化に伴うオ
ーン面j圧の低下を防ぐことを目的とする。
ース拡散領域内にソースアルミ配線と半導体基板又はウ
ェルとのコンタクトを設け、FETの大面積化に伴うオ
ーン面j圧の低下を防ぐことを目的とする。
以下、実施例に基づいて本発明の詳細な説明する。
第2図は、B’FiTのオン電流によるウェル内のキャ
リアの蓄積によって起こるオン耐圧低下を説明するFE
Tの断面図である。第2図はN型半導体基板の場合を示
しているが、P型半導体基板のJiLiS合についても
全く同様におきおえられる。
リアの蓄積によって起こるオン耐圧低下を説明するFE
Tの断面図である。第2図はN型半導体基板の場合を示
しているが、P型半導体基板のJiLiS合についても
全く同様におきおえられる。
PETのオン電流によって生じたキャリアは、P−ウェ
ル内にはいっていき、半導体基板、ソースコンタクト7
(P )でガ5められる。ところが、ソース、ドレイン
間に電圧が印加されていると、ドレイン拡散部分からウ
ェル内に空乏層が拡がり、ウェルがピンチ、オフされ、
抵抗率が大きくなり、ウェル内にキャリアが蓄積されて
しまう。
ル内にはいっていき、半導体基板、ソースコンタクト7
(P )でガ5められる。ところが、ソース、ドレイン
間に電圧が印加されていると、ドレイン拡散部分からウ
ェル内に空乏層が拡がり、ウェルがピンチ、オフされ、
抵抗率が大きくなり、ウェル内にキャリアが蓄積されて
しまう。
このため寄生的に発生゛するNPN )ランジスタ8が
オンし、オン耐圧が減じてしまう。
オンし、オン耐圧が減じてしまう。
本発明はオン耐圧の低下を防止するために、ソース拡散
領域内に一様に分布する様にソース拡散基板コンタクト
4を設け、かつその近くにソース拡散とソースアルミ配
線とのコンタクト5を設けている。
領域内に一様に分布する様にソース拡散基板コンタクト
4を設け、かつその近くにソース拡散とソースアルミ配
線とのコンタクト5を設けている。
これによシラニル内に注入されたキャリアは効率よく放
出され、ウェル内のキャリア蓄積は軽減され、オン耐圧
は向上する。
出され、ウェル内のキャリア蓄積は軽減され、オン耐圧
は向上する。
これと相補的なN−ウェルの場合にもただちに議論を拡
張することができる。
張することができる。
第3図■は全てが従来の構造のNETのトランジスタの
耐圧特性で、第3図■は本発明によるPETのトランジ
スタを85チ含む指圧特性である。
耐圧特性で、第3図■は本発明によるPETのトランジ
スタを85チ含む指圧特性である。
本発明は、シリコンゲートトランジスタ及びアルミゲー
トトランジスタに応用できる。
トトランジスタに応用できる。
第4図、第5図は、本発明の実施例である。
第4国都はトランジスタの一部を上から見た図であり、
第4図■はトランジスタの点A −A’間の断面図を表
わしている。ウェル内に注入されたキャリアは4の半導
体基板、ソース拡散コンタクトに効率よく収集され、ウ
ェル電位の上昇を抑える。
第4図■はトランジスタの点A −A’間の断面図を表
わしている。ウェル内に注入されたキャリアは4の半導
体基板、ソース拡散コンタクトに効率よく収集され、ウ
ェル電位の上昇を抑える。
ゲート電極はシリコンもしくはアルミニウムである。こ
れはオフセットトランジス゛り、及びセルファライント
ランジスタにも適用できる。
れはオフセットトランジス゛り、及びセルファライント
ランジスタにも適用できる。
第5図は、複数のソース及びドレイン拡散領域があるオ
フセラ) Jh造の実施パターン例である。
フセラ) Jh造の実施パターン例である。
各ドレイン領域はM配線で結ばれており、各ソース拡散
領域にはソースM配線とのコンタクトのほかに、ソース
とウェル、基板とのコンタクトが半分以上設けられてい
る。この様にソース拡散領域の半分以上に一様にコンタ
クトを設けることにより、トランジスタのオン耐圧低下
をより効果的におさえることができる。
領域にはソースM配線とのコンタクトのほかに、ソース
とウェル、基板とのコンタクトが半分以上設けられてい
る。この様にソース拡散領域の半分以上に一様にコンタ
クトを設けることにより、トランジスタのオン耐圧低下
をより効果的におさえることができる。
1.1.上説明した様に、本発明はFKTの大面積化l
に伴うオン耐圧低下抑制にすぐれた効果を有する。
に伴うオン耐圧低下抑制にすぐれた効果を有する。
またこれに伴い、0MO8ICの特有の現象であるラッ
チアップに対して、すぐれた抑制効果も有する。さらに
外部よりの注入電流に対し、冨生バイポーラトランジス
タによる電流が少いため、注入電流による電源電流の増
加を防止できる。
チアップに対して、すぐれた抑制効果も有する。さらに
外部よりの注入電流に対し、冨生バイポーラトランジス
タによる電流が少いため、注入電流による電源電流の増
加を防止できる。
第1図は従来の高出力トランジスタを表わす。
1はドレインM配線、2はドレイン拡′散M配線コンタ
クト、3はゲート電極、5はソース拡散M配線コンタク
ト、6はソース配線、7はソース拡散とウェル、基板コ
ンタクト。 第2図はFITのオン電流によるウェル内のキャリア蓄
積によって起こるオン担圧低下を説明する図である。4
はソース拡散内に一様に分布する様に設けられたソース
拡散とウェル、基板コンタクト、8はNPN寄生トラン
ジスタ、他は第1図と同じ。 第6図は本発明によるオン担止の劣化防止を示しだトラ
ンジスタ特性である。第3M■は従来のトランジスタ特
性、第3図■は本発明によるトランジスタ特性を示す。 第4図■、第5図は、本発明の具体的な実施例に基づい
たトランジスタパターンの一部である。 第4図■は第4図■の点A −A’間の断面図である。 名称については第1 i、21及び第2図と同じである
。 第5図■はオフセット構造トランジスタの一部であり、
第5図■は点A A’間の断面図である。 9はオフセット打込み領域を示す。他の名称番号は第1
図及び第2図と同じである。 以 上 出願人 株晟会社 趣訪精工舎 代理人弁理士 最 上 務 ? M1肥 第2図 第ろ已
クト、3はゲート電極、5はソース拡散M配線コンタク
ト、6はソース配線、7はソース拡散とウェル、基板コ
ンタクト。 第2図はFITのオン電流によるウェル内のキャリア蓄
積によって起こるオン担圧低下を説明する図である。4
はソース拡散内に一様に分布する様に設けられたソース
拡散とウェル、基板コンタクト、8はNPN寄生トラン
ジスタ、他は第1図と同じ。 第6図は本発明によるオン担止の劣化防止を示しだトラ
ンジスタ特性である。第3M■は従来のトランジスタ特
性、第3図■は本発明によるトランジスタ特性を示す。 第4図■、第5図は、本発明の具体的な実施例に基づい
たトランジスタパターンの一部である。 第4図■は第4図■の点A −A’間の断面図である。 名称については第1 i、21及び第2図と同じである
。 第5図■はオフセット構造トランジスタの一部であり、
第5図■は点A A’間の断面図である。 9はオフセット打込み領域を示す。他の名称番号は第1
図及び第2図と同じである。 以 上 出願人 株晟会社 趣訪精工舎 代理人弁理士 最 上 務 ? M1肥 第2図 第ろ已
Claims (1)
- MO8型半導体集積回路内の大面、1/1を占有してい
るMOS トランジスタにおいて、ソース拡散と配線と
のコンタクトの半分以上に基板またはウェルとの導通を
取るだめの拡散およびコンタクトを同時に設けることを
特徴とする140S型半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58184737A JPS6076160A (ja) | 1983-10-03 | 1983-10-03 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58184737A JPS6076160A (ja) | 1983-10-03 | 1983-10-03 | 半導体集積回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19605597A Division JP3204168B2 (ja) | 1997-07-22 | 1997-07-22 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6076160A true JPS6076160A (ja) | 1985-04-30 |
Family
ID=16158477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58184737A Pending JPS6076160A (ja) | 1983-10-03 | 1983-10-03 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6076160A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005236252A (ja) * | 2003-10-22 | 2005-09-02 | Marvell World Trade Ltd | 効率的トランジスタ構造 |
JP2009038101A (ja) * | 2007-07-31 | 2009-02-19 | Sanyo Electric Co Ltd | 半導体装置 |
US7528444B2 (en) | 2003-10-22 | 2009-05-05 | Marvell World Trade Ltd. | Efficient transistor structure |
JP2009536789A (ja) * | 2006-05-08 | 2009-10-15 | マーベル ワールド トレード リミテッド | 効率的なトランジスタ構造 |
US7960833B2 (en) | 2003-10-22 | 2011-06-14 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS5312280A (en) * | 1976-07-21 | 1978-02-03 | Seiko Instr & Electronics Ltd | Semiconductor device and its production |
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JPS5685851A (en) * | 1979-12-17 | 1981-07-13 | Oki Electric Ind Co Ltd | Complementary mos type semiconductor device |
JPS5688363A (en) * | 1979-12-20 | 1981-07-17 | Nec Corp | Field effect transistor |
-
1983
- 1983-10-03 JP JP58184737A patent/JPS6076160A/ja active Pending
Patent Citations (5)
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EP1526576A3 (en) * | 2003-10-22 | 2007-11-07 | Marvell World Trade Ltd. | Transistor structure |
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US7652338B2 (en) | 2003-10-22 | 2010-01-26 | Marvell World Trade Ltd. | Efficient transistor structure |
JP2005236252A (ja) * | 2003-10-22 | 2005-09-02 | Marvell World Trade Ltd | 効率的トランジスタ構造 |
US7863657B2 (en) | 2003-10-22 | 2011-01-04 | Marvell World Trade Ltd. | Efficient transistor structure |
JP4667788B2 (ja) * | 2003-10-22 | 2011-04-13 | マーベル ワールド トレード リミテッド | 効率的トランジスタ構造 |
US7960833B2 (en) | 2003-10-22 | 2011-06-14 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
US7982280B2 (en) | 2003-10-22 | 2011-07-19 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
US7989852B2 (en) | 2003-10-22 | 2011-08-02 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
US8026550B2 (en) | 2003-10-22 | 2011-09-27 | Marvell World Trade Ltd. | Integrated circuits and interconnect structure for integrated circuits |
JP2009536789A (ja) * | 2006-05-08 | 2009-10-15 | マーベル ワールド トレード リミテッド | 効率的なトランジスタ構造 |
JP2009038101A (ja) * | 2007-07-31 | 2009-02-19 | Sanyo Electric Co Ltd | 半導体装置 |
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