JPS6076160A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS6076160A
JPS6076160A JP58184737A JP18473783A JPS6076160A JP S6076160 A JPS6076160 A JP S6076160A JP 58184737 A JP58184737 A JP 58184737A JP 18473783 A JP18473783 A JP 18473783A JP S6076160 A JPS6076160 A JP S6076160A
Authority
JP
Japan
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contacts
source
source diffusion
integrated circuit
transistor
Prior art date
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Pending
Application number
JP58184737A
Other languages
English (en)
Inventor
Yoichi Sakurai
桜井　洋一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Publication date
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Publication of JPS6076160A publication Critical patent/JPS6076160A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭＯ８型半導体集積回路のパターン形状に関す
るものである。
従来の高出力ｒｇＴ（第１図）は駆動能力を増大させる
だめ、ソース及びドレインの拡散領域は細長く櫛形をし
、チャンネル幅を長くしているが、ソース及びドレイン
の拡散抵抗が大きく、マたソースと半導体基板とのコン
タクトが効率よくとれず、基板電位上昇のため、’ＦＥ
Ｔのオン耐圧が低下した。
この欠点を解決するため特ルｌ昭５８−１８４３８が出
されている。
本発明はこれをさらに改良するものであり、すべてのソ
ース拡散領域内にソースアルミ配線と半導体基板又はウ
ェルとのコンタクトを設け、ＦＥＴの大面積化に伴うオ
ーン面ｊ圧の低下を防ぐことを目的とする。
以下、実施例に基づいて本発明の詳細な説明する。
第２図は、Ｂ’ＦｉＴのオン電流によるウェル内のキャ
リアの蓄積によって起こるオン耐圧低下を説明するＦＥ
Ｔの断面図である。第２図はＮ型半導体基板の場合を示
しているが、Ｐ型半導体基板のＪｉＬｉＳ合についても
全く同様におきおえられる。
ＰＥＴのオン電流によって生じたキャリアは、Ｐ−ウェ
ル内にはいっていき、半導体基板、ソースコンタクト７
（Ｐ　）でガ５められる。ところが、ソース、ドレイン
間に電圧が印加されていると、ドレイン拡散部分からウ
ェル内に空乏層が拡がり、ウェルがピンチ、オフされ、
抵抗率が大きくなり、ウェル内にキャリアが蓄積されて
しまう。
このため寄生的に発生゛するＮＰＮ　）ランジスタ８が
オンし、オン耐圧が減じてしまう。
本発明はオン耐圧の低下を防止するために、ソース拡散
領域内に一様に分布する様にソース拡散基板コンタクト
４を設け、かつその近くにソース拡散とソースアルミ配
線とのコンタクト５を設けている。
これによシラニル内に注入されたキャリアは効率よく放
出され、ウェル内のキャリア蓄積は軽減され、オン耐圧
は向上する。
これと相補的なＮ−ウェルの場合にもただちに議論を拡
張することができる。
第３図■は全てが従来の構造のＮＥＴのトランジスタの
耐圧特性で、第３図■は本発明によるＰＥＴのトランジ
スタを８５チ含む指圧特性である。
本発明は、シリコンゲートトランジスタ及びアルミゲー
トトランジスタに応用できる。
第４図、第５図は、本発明の実施例である。
第４国都はトランジスタの一部を上から見た図であり、
第４図■はトランジスタの点Ａ　−Ａ’間の断面図を表
わしている。ウェル内に注入されたキャリアは４の半導
体基板、ソース拡散コンタクトに効率よく収集され、ウ
ェル電位の上昇を抑える。
ゲート電極はシリコンもしくはアルミニウムである。こ
れはオフセットトランジス゛り、及びセルファライント
ランジスタにも適用できる。
第５図は、複数のソース及びドレイン拡散領域があるオ
フセラ）　Ｊｈ造の実施パターン例である。
各ドレイン領域はＭ配線で結ばれており、各ソース拡散
領域にはソースＭ配線とのコンタクトのほかに、ソース
とウェル、基板とのコンタクトが半分以上設けられてい
る。この様にソース拡散領域の半分以上に一様にコンタ
クトを設けることにより、トランジスタのオン耐圧低下
をより効果的におさえることができる。
１．１．上説明した様に、本発明はＦＫＴの大面積化ｌ
に伴うオン耐圧低下抑制にすぐれた効果を有する。
またこれに伴い、０ＭＯ８ＩＣの特有の現象であるラッ
チアップに対して、すぐれた抑制効果も有する。さらに
外部よりの注入電流に対し、冨生バイポーラトランジス
タによる電流が少いため、注入電流による電源電流の増
加を防止できる。
【図面の簡単な説明】
第１図は従来の高出力トランジスタを表わす。 １はドレインＭ配線、２はドレイン拡′散Ｍ配線コンタ
クト、３はゲート電極、５はソース拡散Ｍ配線コンタク
ト、６はソース配線、７はソース拡散とウェル、基板コ
ンタクト。 第２図はＦＩＴのオン電流によるウェル内のキャリア蓄
積によって起こるオン担圧低下を説明する図である。４
はソース拡散内に一様に分布する様に設けられたソース
拡散とウェル、基板コンタクト、８はＮＰＮ寄生トラン
ジスタ、他は第１図と同じ。 第６図は本発明によるオン担止の劣化防止を示しだトラ
ンジスタ特性である。第３Ｍ■は従来のトランジスタ特
性、第３図■は本発明によるトランジスタ特性を示す。 第４図■、第５図は、本発明の具体的な実施例に基づい
たトランジスタパターンの一部である。 第４図■は第４図■の点Ａ　−Ａ’間の断面図である。 名称については第１　ｉ、２１及び第２図と同じである
。 第５図■はオフセット構造トランジスタの一部であり、
第５図■は点Ａ　Ａ’間の断面図である。 ９はオフセット打込み領域を示す。他の名称番号は第１
図及び第２図と同じである。 以　上 出願人　株晟会社　趣訪精工舎 代理人弁理士　最　上　務 ？ Ｍ１肥 第２図 第ろ已

Claims (1)

    【特許請求の範囲】
  1. ＭＯ８型半導体集積回路内の大面、１／１を占有してい
    るＭＯＳ　トランジスタにおいて、ソース拡散と配線と
    のコンタクトの半分以上に基板またはウェルとの導通を
    取るだめの拡散およびコンタクトを同時に設けることを
    特徴とする１４０Ｓ型半導体集積回路。
JP58184737A 1983-10-03 1983-10-03 半導体集積回路 Pending JPS6076160A (ja)

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