JPS61188962A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は同一チップ内に集積化したＣＭＯＳ半導体装置
、特にガード領域を除去し且つラッチアップ現象を防止
したＣＭＯＳ半導体装置に関する。
、特にガード領域を除去し且つラッチアップ現象を防止
したＣＭＯＳ半導体装置に関する。
（ロ）従来の技術
ＣＭＯ５半導体装置に於いては、本質的にＰＮＰＮ構造
によるラッチアップ現象を発生し、ＣＭＯＳ半導体装置
の動作範囲を制限していた。しかしラッチアップ現象を
抑制するためにレイアウト上様々の対策が考えられるが
、ラッチアップ現象を防止するためにチップサイズを大
きくすることは困難である。そこで素子の微細化が進む
に従い、チップ上の面積をあまり占めない範囲でのラッ
チアップ対策が非常に切望されている。
によるラッチアップ現象を発生し、ＣＭＯＳ半導体装置
の動作範囲を制限していた。しかしラッチアップ現象を
抑制するためにレイアウト上様々の対策が考えられるが
、ラッチアップ現象を防止するためにチップサイズを大
きくすることは困難である。そこで素子の微細化が進む
に従い、チップ上の面積をあまり占めない範囲でのラッ
チアップ対策が非常に切望されている。
まず従来のＣＭＯＳ半導体装置（例えば 特開昭５９−
１６３６５号公報参照）について第４図および第５図を
参照して説明する。
１６３６５号公報参照）について第４図および第５図を
参照して説明する。
第４図に依れば、Ｎ型半導体基板ＧυにはＮ 型ガード
領域Ｇ３に囲まれた領域内にＰ 型ンースおよびドレイ
ン領域儲（財）およびゲート電極（至）より成るＰチャ
ンネルＭＯＳトランジスタ（至）が形成され、Ｐ型ウェ
ル領域Ｃ３′ｒＩにはその周辺に設けたＰ Ｍガ−ド領
域（至）に囲まれた領域内にぐ型ソースおよびドレイン
領域Ｃ３ｌ（４１およびゲート電極（４υより成るＮチ
ャンネルＭＯＳトランジスタ（４りが形成されている。
領域Ｇ３に囲まれた領域内にＰ 型ンースおよびドレイ
ン領域儲（財）およびゲート電極（至）より成るＰチャ
ンネルＭＯＳトランジスタ（至）が形成され、Ｐ型ウェ
ル領域Ｃ３′ｒＩにはその周辺に設けたＰ Ｍガ−ド領
域（至）に囲まれた領域内にぐ型ソースおよびドレイン
領域Ｃ３ｌ（４１およびゲート電極（４υより成るＮチ
ャンネルＭＯＳトランジスタ（４りが形成されている。
両ＭＯＳトランジスタ（至）（４７Ｊはインバータ回路
を構成するために実線の如く蒸着アルミニウム電極によ
って、両ドレイン領域（ロ）（４（Ｉ同志、両ゲート電
極缶（４１）同志を接続し、更にＰチャンネルＭＯＳト
ランジスタ（至）のソース領域時とＮ 型ガード領域（
３りとが電源電圧ＶＩ）ｎに接続され、ＮチャンネルＭ
ＯＳトランジスタ（４２０ソース領域０１とＰ 型ガー
ド領域（至）とが接地電位Ｖ、に接続されている。
を構成するために実線の如く蒸着アルミニウム電極によ
って、両ドレイン領域（ロ）（４（Ｉ同志、両ゲート電
極缶（４１）同志を接続し、更にＰチャンネルＭＯＳト
ランジスタ（至）のソース領域時とＮ 型ガード領域（
３りとが電源電圧ＶＩ）ｎに接続され、ＮチャンネルＭ
ＯＳトランジスタ（４２０ソース領域０１とＰ 型ガー
ド領域（至）とが接地電位Ｖ、に接続されている。
第５図は従来のＣＭＯＳインバータ回路のレイアウトを
示す上面図であり、第４図と同一図番を付している。Ｎ
型半導体基板０１）にはＰチャンネルＭＯＳトランジス
タ（至）が形成され、Ｐ型つェル領域ＧηにはＮチャン
ネルＭＯＳトランジスタ（４２が形成される。両ＭＯＳ
トランジスタ（至）（４２のＰ型ウェル領域Ｃ３７）の
周辺にはＰ 型ガード領域（至）が形成され、それに隣
接して並行にＮ型半導体基板０υには＋ Ｎ 型ガード領域Ｏａが形成されている。そして両ドレ
イン領域（財）顛は点線で示すアルミニウム電極（４３
で接続され、両ゲート電極（３つ（４υも点線で示すア
ルミニウム電極（４３で接続され、Ｎ 型ガード領域Ｇ
３とＰチャンネルＭＯＳトランジスタ（至）のソース領
域（ハ）はともに電源電圧ＶＨにアルミニウム電極０３
で接続され、Ｐ 型ガード領域（至）とＮチャンネルＭ
ＯＳトランジスタ（４２）のソース領域Ｃ３１はともに
接地電位ＶＩＳにアルミニウム電極（４３で接続されて
いる。なおＸ印を付した正方形はアルミニウム電極（４
３１とのコンタクト孔を示している。
示す上面図であり、第４図と同一図番を付している。Ｎ
型半導体基板０１）にはＰチャンネルＭＯＳトランジス
タ（至）が形成され、Ｐ型つェル領域ＧηにはＮチャン
ネルＭＯＳトランジスタ（４２が形成される。両ＭＯＳ
トランジスタ（至）（４２のＰ型ウェル領域Ｃ３７）の
周辺にはＰ 型ガード領域（至）が形成され、それに隣
接して並行にＮ型半導体基板０υには＋ Ｎ 型ガード領域Ｏａが形成されている。そして両ドレ
イン領域（財）顛は点線で示すアルミニウム電極（４３
で接続され、両ゲート電極（３つ（４υも点線で示すア
ルミニウム電極（４３で接続され、Ｎ 型ガード領域Ｇ
３とＰチャンネルＭＯＳトランジスタ（至）のソース領
域（ハ）はともに電源電圧ＶＨにアルミニウム電極０３
で接続され、Ｐ 型ガード領域（至）とＮチャンネルＭ
ＯＳトランジスタ（４２）のソース領域Ｃ３１はともに
接地電位ＶＩＳにアルミニウム電極（４３で接続されて
いる。なおＸ印を付した正方形はアルミニウム電極（４
３１とのコンタクト孔を示している。
Ｃ→ 発明が解決しようとする問題点
しかしながらＰチャンネルＭＯＳトランジスタ（至）と
ＮチャンネルＭＯＳトランジスタＧＬ５の間にＮ“型ガ
ード領域０３およびＰ 型ガード領域（至）を設けるこ
とは第５図からも明らかな様にＣＭＯＳ半導体装置の微
細化を図る上で大きな障害となっている。
ＮチャンネルＭＯＳトランジスタＧＬ５の間にＮ“型ガ
ード領域０３およびＰ 型ガード領域（至）を設けるこ
とは第５図からも明らかな様にＣＭＯＳ半導体装置の微
細化を図る上で大きな障害となっている。
に）問題点を解決するための手段
本発明は断点に鑑みてなされ、ガード領域を除去すると
ともにＰチャンネルＭＯＳトランジスタとＮチャンネル
ＭＯＳトランジスタの間に半導体基板（１）とウール領
域α１上Ｋまたがって設けたＮ＋型コンタクト領域（１
１とＰａコンタクト領域翰を交互に配置し、小面積で有
効にラッチアップ現象を抑制するＣＭＯＳ半導体装置を
提供するものである。
ともにＰチャンネルＭＯＳトランジスタとＮチャンネル
ＭＯＳトランジスタの間に半導体基板（１）とウール領
域α１上Ｋまたがって設けたＮ＋型コンタクト領域（１
１とＰａコンタクト領域翰を交互に配置し、小面積で有
効にラッチアップ現象を抑制するＣＭＯＳ半導体装置を
提供するものである。
（ホ）作用
本発明に依るＣＭＯＳ半導体装置ではＮ 型コンタクト
領域Ｃ１ｌとＰ 型コンタクト領域翰を両ＭＯＳトラン
ジスタ（８）ａηと（９）（１８１間に交互に配置して
いるので、ラッチアップの保持ループを構成する寄生ト
ランジスタが導通せずラッチアップ現象を容易に防止で
きる。
領域Ｃ１ｌとＰ 型コンタクト領域翰を両ＭＯＳトラン
ジスタ（８）ａηと（９）（１８１間に交互に配置して
いるので、ラッチアップの保持ループを構成する寄生ト
ランジスタが導通せずラッチアップ現象を容易に防止で
きる。
（へ）実施例
本発明に依るＣＭＯＳ半導体装置を第１図乃至第３図を
参照して詳述する。第１図は本発明のＣＭＯ３半導体装
置の上面図であり、第２図および第３図は本発明のＣＭ
ＯＳ半導体装置の断面図°を示している。
参照して詳述する。第１図は本発明のＣＭＯ３半導体装
置の上面図であり、第２図および第３図は本発明のＣＭ
ＯＳ半導体装置の断面図°を示している。
本発明に依るＣＭＯＳ半導体装置は、Ｎ型半導体基板（
１）にＰ 型ソースおよびドレイン領域（２）（３）（
４）（５）およびゲート電極（６）（７）より成るＰチ
ャンネルＭＯＳトランジスタ（８）（９）を形成し、Ｐ
型ウェル領域α１にＮ 型ソースおよびドレイン領域α
υαりα３（１４１およびゲート電極（ｌ刹１より成る
ＮチャンネルＭＯＳトランジスタ俣η（１８を形成し、
両トランジスタ（８）（ｌ？）と（９）Ｑｌの間の半導
体基板（１）とウェル領域ａ〔上に＋ はＮ 型の第１コンタクト領域α優とＰ 型の第２コン
タクト領域四を交互に形成している。第１図では、両Ｍ
ＯＳトランジスタ（８）ａでと（９）α秒は並列に配置
して２組のインバータ回路を構成し、第１組の両ＭＯＳ
トランジスタ（８）ａでの両ソース領域（２＋（１９間
の半導体基板（１）とウェル領域Ｃ１ｌ上にまたがって
Ｎ＋型の第１コンタクト領域αｌを設け、第２組の両Ｍ
ＯＳトランジスタ（９）ａυの両ソース領域（４）α尋
問にも同様にＰ 型の第２コンタクト領域■を設けてい
る。なお各組の両ＭＯＳトランジスタ（８）ａηと（９
）αａとの間には一定のスペースを設けて離間させて、
第１コンタクト領域αｌと第２コンタクト領域翰とを交
互に点在させて大巾なスペースセーブを実現している。
１）にＰ 型ソースおよびドレイン領域（２）（３）（
４）（５）およびゲート電極（６）（７）より成るＰチ
ャンネルＭＯＳトランジスタ（８）（９）を形成し、Ｐ
型ウェル領域α１にＮ 型ソースおよびドレイン領域α
υαりα３（１４１およびゲート電極（ｌ刹１より成る
ＮチャンネルＭＯＳトランジスタ俣η（１８を形成し、
両トランジスタ（８）（ｌ？）と（９）Ｑｌの間の半導
体基板（１）とウェル領域ａ〔上に＋ はＮ 型の第１コンタクト領域α優とＰ 型の第２コン
タクト領域四を交互に形成している。第１図では、両Ｍ
ＯＳトランジスタ（８）ａでと（９）α秒は並列に配置
して２組のインバータ回路を構成し、第１組の両ＭＯＳ
トランジスタ（８）ａでの両ソース領域（２＋（１９間
の半導体基板（１）とウェル領域Ｃ１ｌ上にまたがって
Ｎ＋型の第１コンタクト領域αｌを設け、第２組の両Ｍ
ＯＳトランジスタ（９）ａυの両ソース領域（４）α尋
問にも同様にＰ 型の第２コンタクト領域■を設けてい
る。なお各組の両ＭＯＳトランジスタ（８）ａηと（９
）αａとの間には一定のスペースを設けて離間させて、
第１コンタクト領域αｌと第２コンタクト領域翰とを交
互に点在させて大巾なスペースセーブを実現している。
両組の両ＭＯＳトランジスタ（８）ａηと（９）αａの
ゲート電極（６）（７）（Ｉｓαｅはポリシリコンで形
成され、両ＭＯＳトランジスタ（８）（１ηと（９）α
υとが近接できるのでゲート電極（６）α９と（力αＱ
は一本のゲート巾のポリシリコンの条体で形成でき、両
ゲート電極（６）α９および（７）αｅの接続も行う。
ゲート電極（６）（７）（Ｉｓαｅはポリシリコンで形
成され、両ＭＯＳトランジスタ（８）（１ηと（９）α
υとが近接できるのでゲート電極（６）α９と（力αＱ
は一本のゲート巾のポリシリコンの条体で形成でき、両
ゲート電極（６）α９および（７）αｅの接続も行う。
斯上した各組の両ＭＯＳトランジスタ（８）ａでと（９
）αａはインバータ回路を構成するために点線で示す蒸
着アルミニウム電極層Ｑυで接続している。第１組の両
ＭＯＳトランジスタ（８）ａηに於いては、Ｐチャンネ
ルＭＯＳトランジスタ（８）のソース領域（２）と第１
コンタクト領域Ｑ９とは電源電圧ＶＯＯに接続され、両
ドレイン領域（３）（１３は相互に接続され、Ｎチャン
ネルＭＯＳトランジスタａηのソース領域αυは接地電
位ｖ０に接続されている。第２組の両ＭＯＳトランジス
タ（９）α秒に於いては、ＰチャンネルＭＯＳトランジ
スタ（９）のソース領域（４）は電源電圧ＶＤＤに接続
され、両ドレイン領域（５）α荀は相互に接続され、Ｎ
チャンネルＭＯＳトランジスタ（ｌυのソース領域（１
３１と第２コンタクト領域（イ）は電源電圧ｖ■に接続
されている。
）αａはインバータ回路を構成するために点線で示す蒸
着アルミニウム電極層Ｑυで接続している。第１組の両
ＭＯＳトランジスタ（８）ａηに於いては、Ｐチャンネ
ルＭＯＳトランジスタ（８）のソース領域（２）と第１
コンタクト領域Ｑ９とは電源電圧ＶＯＯに接続され、両
ドレイン領域（３）（１３は相互に接続され、Ｎチャン
ネルＭＯＳトランジスタａηのソース領域αυは接地電
位ｖ０に接続されている。第２組の両ＭＯＳトランジス
タ（９）α秒に於いては、ＰチャンネルＭＯＳトランジ
スタ（９）のソース領域（４）は電源電圧ＶＤＤに接続
され、両ドレイン領域（５）α荀は相互に接続され、Ｎ
チャンネルＭＯＳトランジスタ（ｌυのソース領域（１
３１と第２コンタクト領域（イ）は電源電圧ｖ■に接続
されている。
斯上した本発明の第１組の両ＭＯＳトランジスタ（８）
α７）Ｋ於いては第２図に示す如く、ラッチアップを発
生するｐｍソース領域（２） −Ｎ型半導体基板（１）
−Ｐ型つェル領域α〔から構成されるＰＮＰ トラン
ジスタ＠と、Ｎ 型ソース領域（１１）−Ｐ型つェル領
域Ｑｌ−Ｎ型半導体基板（１）から構成されるＮＰＮト
ランジスタ（ハ）が形成される。しかしながらＮ“型の
第１コンタクト領域０が両ＭＯ８）ランク（８）α９間
に設けられるのでＮＰＮトランジスタ（ハ）からの寄生
電流はほとんど第１コンタクト領域α優で吸い出され、
ＰＮＰ トランジスタ（２）のベースエミッタ間にはほ
とんど寄生電流が流れず半導体基板（１）の内部抵抗に
よる保持ループは形成されない。
α７）Ｋ於いては第２図に示す如く、ラッチアップを発
生するｐｍソース領域（２） −Ｎ型半導体基板（１）
−Ｐ型つェル領域α〔から構成されるＰＮＰ トラン
ジスタ＠と、Ｎ 型ソース領域（１１）−Ｐ型つェル領
域Ｑｌ−Ｎ型半導体基板（１）から構成されるＮＰＮト
ランジスタ（ハ）が形成される。しかしながらＮ“型の
第１コンタクト領域０が両ＭＯ８）ランク（８）α９間
に設けられるのでＮＰＮトランジスタ（ハ）からの寄生
電流はほとんど第１コンタクト領域α優で吸い出され、
ＰＮＰ トランジスタ（２）のベースエミッタ間にはほ
とんど寄生電流が流れず半導体基板（１）の内部抵抗に
よる保持ループは形成されない。
また第１コンタクト領域（１（Ｊとソース領域（２）間
は蒸着アルミニウム層Ｑυで接続されているので寄生抵
抗はなく保持ループは全く形成されない。
は蒸着アルミニウム層Ｑυで接続されているので寄生抵
抗はなく保持ループは全く形成されない。
本発明の第２組の両ＭＯＳトランジスタ（９）α樽に於
いては第３図に示す如く、ラッチアップを発生するＰ
型ソース領域（４）−Ｎ型半導体基板（１） −Ｐ型つ
ェル領域ａ〔から構成されるＰＮＰトランジスタ＠と、
Ｎ 型ソース領域α３−Ｐ型ウエル領域α〔−Ｎ型半導
体基板（１ンから構成されるＮＰＮトランジスタ（ハ）
が形成される。しかしなからＰ 型の第２コンタクト領
域（イ）が両ＭＯＳトランジスタ（９）α０間に設げら
れるので、ＰＮＰ トランジスタ＠の寄生電流はほとん
ど第２コンタクト領域（イ）で吸い出されて蒸着アルミ
ニウム電極層（２１）に逃げてしまい、ＮＰＮ トラン
ジスタ（ハ）のペースにはほとんど供給されない。この
ためＮＰＮトランジスタ器のペースエミッタ間にウェル
領域部の内部抵抗による保持ループは働かないので、Ｎ
ＰＮ トランジスタ（ハ）は導通しない。また第２コン
タクト領域（イ）とソース領域αｙとの間は蒸着アルミ
ニウム電極層Ｑυで接続されるので寄生抵抗はなく保持
ループは全く形成されず、ＮＰＮトランジスタのはオン
状態にならないのでラッチアップ強度を増加できる。
いては第３図に示す如く、ラッチアップを発生するＰ
型ソース領域（４）−Ｎ型半導体基板（１） −Ｐ型つ
ェル領域ａ〔から構成されるＰＮＰトランジスタ＠と、
Ｎ 型ソース領域α３−Ｐ型ウエル領域α〔−Ｎ型半導
体基板（１ンから構成されるＮＰＮトランジスタ（ハ）
が形成される。しかしなからＰ 型の第２コンタクト領
域（イ）が両ＭＯＳトランジスタ（９）α０間に設げら
れるので、ＰＮＰ トランジスタ＠の寄生電流はほとん
ど第２コンタクト領域（イ）で吸い出されて蒸着アルミ
ニウム電極層（２１）に逃げてしまい、ＮＰＮ トラン
ジスタ（ハ）のペースにはほとんど供給されない。この
ためＮＰＮトランジスタ器のペースエミッタ間にウェル
領域部の内部抵抗による保持ループは働かないので、Ｎ
ＰＮ トランジスタ（ハ）は導通しない。また第２コン
タクト領域（イ）とソース領域αｙとの間は蒸着アルミ
ニウム電極層Ｑυで接続されるので寄生抵抗はなく保持
ループは全く形成されず、ＮＰＮトランジスタのはオン
状態にならないのでラッチアップ強度を増加できる。
（ト）発明の効果
本発明に依れば、第１コンタクト領域α■および第２コ
ンタクト領域翰のレイアウトによりラッチアップ現象を
有効に抑制できるので、容易にラッチアップ対策を採る
ことができる。
ンタクト領域翰のレイアウトによりラッチアップ現象を
有効に抑制できるので、容易にラッチアップ対策を採る
ことができる。
次に本発明ではガード領域を用いることなくラッチアッ
プ対策を実現できるので、ＣＭＯ３半導体装置の素子面
積を大巾に小さくでき、素子の微細化に大きく寄与でき
る。
プ対策を実現できるので、ＣＭＯ３半導体装置の素子面
積を大巾に小さくでき、素子の微細化に大きく寄与でき
る。
更に本発明では第１コンタクト領域０と第２コンタクト
領域■を交互に配置しているので、各組の両ＭＯＳトラ
ンジスタは近接して配置でき、両ＭＯＳトランジスタの
ゲート電極をポリシリコンで連結でき、ゲート電極を蒸
着アルミニウム層で接続するよう大巾に小型化できる。
領域■を交互に配置しているので、各組の両ＭＯＳトラ
ンジスタは近接して配置でき、両ＭＯＳトランジスタの
ゲート電極をポリシリコンで連結でき、ゲート電極を蒸
着アルミニウム層で接続するよう大巾に小型化できる。
第１図は本発明によるＣＭＯＳ半導体装置を説明する上
面図、第２図および第３図は本発明の動作原理を説明す
る断面図、第４図および第５図は従来のＣＭＯＳ半導体
装置を説明する断面図および上面図である。 主な図番の説明 （１）はＮ型半導体基板、（８）（９）はＰチャンネル
ＭＯＳトランジスタ、α〔はＰ型ウェル領域、αｎａａ
＋１ＮチャンネルＭＯＳトランジスタ、αｌはＮ 型の
第１コンタクト領域、（イ）はＰ 型の第２コンタクト
領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 矢 筒１図 第２図 第３図 第４図
面図、第２図および第３図は本発明の動作原理を説明す
る断面図、第４図および第５図は従来のＣＭＯＳ半導体
装置を説明する断面図および上面図である。 主な図番の説明 （１）はＮ型半導体基板、（８）（９）はＰチャンネル
ＭＯＳトランジスタ、α〔はＰ型ウェル領域、αｎａａ
＋１ＮチャンネルＭＯＳトランジスタ、αｌはＮ 型の
第１コンタクト領域、（イ）はＰ 型の第２コンタクト
領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 矢 筒１図 第２図 第３図 第４図
Claims (1)
- （１）一導電型の半導体基板と逆導電型のウェル領域と
前記半導体基板表面に形成した一導電チャンネルのＭＯ
Ｓトランジスタと前記ウェル領域に形成した逆導電チャ
ンネルのＭＯＳトランジスタとを具備するＣＭＯＳ半導
体装置に於いて、前記一導電チャンネルのＭＯＳトラン
ジスタおよび逆導電チャンネルのＭＯＳトランジスタを
隣接して複数組配置し、各組の両ＭＯＳトランジスタの
間に前記半導体基板およびウェル領域の双方に重畳して
一導電量の第１コンタクト領域および逆導電型の第２コ
ンタクト領域を交互に設け、前記第１コンタクト領域お
よび第２コンタクト領域を電源電圧Ｖ＿Ｄ＿Ｄ、Ｖ＿Ｓ
＿Ｓに接続することを特徴とするＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029775A JPS61188962A (ja) | 1985-02-18 | 1985-02-18 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60029775A JPS61188962A (ja) | 1985-02-18 | 1985-02-18 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61188962A true JPS61188962A (ja) | 1986-08-22 |
| JPH039628B2 JPH039628B2 (ja) | 1991-02-08 |
Family
ID=12285396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60029775A Granted JPS61188962A (ja) | 1985-02-18 | 1985-02-18 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006219176A (ja) * | 2005-02-14 | 2006-08-24 | Hosokawa Yoko Co Ltd | 包装体 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104326357A (zh) * | 2014-10-15 | 2015-02-04 | 东莞市康德威变压器有限公司 | 一种三角形立体卷铁心吊具 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387181A (en) * | 1977-01-11 | 1978-08-01 | Sanyo Electric Co Ltd | Complementary type mos transistor |
| JPS5591162A (en) * | 1978-12-27 | 1980-07-10 | Fujitsu Ltd | Semiconductor device |
-
1985
- 1985-02-18 JP JP60029775A patent/JPS61188962A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387181A (en) * | 1977-01-11 | 1978-08-01 | Sanyo Electric Co Ltd | Complementary type mos transistor |
| JPS5591162A (en) * | 1978-12-27 | 1980-07-10 | Fujitsu Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006219176A (ja) * | 2005-02-14 | 2006-08-24 | Hosokawa Yoko Co Ltd | 包装体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039628B2 (ja) | 1991-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |